集成电路的设计方法及步骤

前言：想要写出一篇令人眼前一亮的文章吗？我们特意为您整理了5篇集成电路的设计方法及步骤范文，相信会为您的写作带来帮助，发现更多的写作思路和灵感。

集成电路的设计方法及步骤范文第1篇

关键词：版图设计；九天EDA系统；D触发器

Full-Custom Layout Design Based on the Platform

of Zeni EDA System

YANG Yi-zhong , XIE Guang-jun, Dai Cong-yin

（Dept. of Applied Physics, Hefei University of Technology, Hefei 230009, China）

Abstract: Layout of D flip-flop based on some basic units such as inverter has been designed by using platform of Zeni EDA software system produced by China Integrated Circuit Design Center, adopting 0.6um Si-gate CMOS process, following a full-custom IC design flow of back-end, i.e. the construction of basic cell libraries, placement & routing and then layout verification, which is used for data collection unit. Layout design technique about elementary logic gate of digital circuit has been discussed in detail. The layout has been used in an IC. The result shows that design using Zeni EDA software system satisfies design requirement exactly.

Key words: layout design; Zeni EDA system; D flip-flop

1引言

集成电路（Integrated Circuit，IC）把成千上万的电子元件包括晶体管、电阻、电容甚至电感集成在一个微小的芯片上。集成电路版图设计的合理与否、正确与否直接影响到集成电路产品的最终性能[1]。目前，集成电路版图设计的EDA （ Electronic Design Automation）工具较多，但主流的集成电路版图设计的EDA工具价格昂贵，而我国自主开发的九天EDA系统，具有很高的性价比，为我们提供了理想的集成电路设计工具。

2基本概念

2.1 版图

版图是将三维的立体结构转换为二维平面上的几何图形的设计过程，是一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案来表示。它包括了电路尺寸、各层拓扑定义等器件的相关物理信息，是设计者交付给代工厂的最终输出。

2.2 版图设计

它将电路设计中的每一个元器件包括晶体管、电阻、电容等以及它们之间的连线转换成集成电路制造所需要的版图信息。主要包括图形划分、版图规划、布局布线及压缩等步骤[2]。版图设计是实现集成电路制造的必不可少的环节，它不仅关系到集成电路的功能是否正确，而且会在一定程度上影响集成电路的性能、面积、成本与功耗及可靠性等[3]。版图设计是集成电路从设计走向制造的桥梁。

2.3 集成电路版图实现方法

集成电路版图实现方法可以分为全定制（Full-Custom）设计和半定制（Semi-Custom）设计[4]。半定制设计方法包括门阵列设计方法、门海设计方法、标准单元设计方法、积木块设计方法及可编程逻辑器件设计方法等。全定制设计方法是利用人机交互图形系统，由版图设计人员从每一个半导体器件的图形、尺寸开始设计，直至整个版图的布局和布线。全定制设计的特点是针对每一个元件进行电路参数和版图参数的优化，可以得到最佳的性能以及最小的芯片尺寸，有利于提高集成度和降低生产成本。随着设计自动化的不断进步，全定制设计所占比例逐年下降[5]。

3九天EDA系统简介

华大电子推广的应用的九天EDA系统是我国自主研发的大规模集成电路设计EDA工具，与国际上主流EDA系统兼容，支持百万门级的集成电路设计规模，可进行国际通用的标准数据格式转换，它已经在商业化的集成电路设计公司以及东南大学等国内二十多所高校中得到了应用，特别是在模拟和高速集成电路的设计中发挥了作用，成功开发出了许多实用的集成电路芯片[6]。其主要包括下面几个部分[7]：ZeniSE（ Schematic Editor）原理图编辑工具，它可以进行EDIF格式转换，支持第三方的Spice仿真嵌入； ） ZeniPDT （ Physical Design Tool）版图编辑工具；它能提供多层次、多视窗、多单元的版图编辑功能，同时能够支持百万门规模的版图编辑操作；ZeniVERI （ Physical Design Verification Tools）版图验证工具它可以进行几何设计规则检查（DRC） 、电学规则检查（ ERC） 及逻辑图网表和版图网表比较（LVS）等。

版图设计用到的工具模块是ZeniPDT，它具备层次化编辑和在线设计规则检查能力，并提供标准数据写出接口。其设计流程如图1所示[8]，

4设计实例

任何一个CMOS数字电路系统都是由一些基本的逻辑单元（非门、与非门、或非门等）组成，而基本单元版图的设计是基于晶体管级的电路图设计的。因而在版图设计中，主要涉及到如何设计掩膜版的形状、如何排列晶体管、接触孔的位置的安排以及信号引线的位置安排等。以下以一个用于数据采集的D触发器为例进行设计。

4.1 D触发器电路图及工作原理

D触发器电路图，如图2所示，此电路图是通过九天EDA系统工具的ZSE模块构建的，其基本工作原理是：首先设置CLB=1。当时钟信号CLK=0时，DATA信号通过导通的TG1进入主寄存器单元，从寄存器由于TG4的导通而形成闭合环路，锁存原来的信号，维持输出信号不变。当CLK从0跳变到1时，主寄存器单元由于TG2的导通而形成闭合回路，锁存住上半拍输入的DATA信号，这个信号同时又通过TG3经一个与非门和一个反相器到达Q端输出。当CLK再从1跳变到0时，D触发器又进入输入信号并锁存原来的输出状态。对于记忆单元有时必须进行设置，电路中的CLB信号就担当了触发器置0 的任务。当CLB=0时，两个与非门的输出被强制置到1，不论时钟处于0还是1，输出端Q均被置为0。

4.2 D触发器子单元版图设计

图2所示的D触发器由五个反相器、两个与非门、两个传输门和两个钟控反相器组成。选择适当的逻辑门单元版图，用这些单元模块构成D触发器。

对于全定制的集成电路版图设计，需要工作平台，包括设计硬件、设计使用的EDA软件以及版图设计的工艺文件和规则文件。此D触发器的设计硬件是一台SUN Ultra10工作站，设计软件是九天EDA系统，采用0.6um硅栅CMOS工艺。

CMOS反相器是数字电路中最基本单元，由一对互补的MOS管组成。上面为PMOS管（负载管），下面为NMOS管（驱动管）。由反相器电路的逻辑“非”功能可以扩展出“与非”、“或非”等基本逻辑电路，进而得到各种组合逻辑电路和时序逻辑电路。

在电路图中，各器件端点之间所画的线表示连线，可以用两条线的简单交叉来表示。但对于具体的物理版图设计，必须关心不同连线层之间物理上的相互关系。在硅CMOS工艺中，不能把N型和 P型扩散区直接连接。因此，在物理结构上必须有一种实现简单的漏极之间的连接方法。例如，在物理版图中至少需要一条连线和两个接触孔。这条连线通常采用金属线。可得如图3（a）所示的反相器的局部的符号电路版图。同理，可以通过金属线和接触孔制作MOS管源端连接到电源VDD和地VSS的简单连线，如图3（b）所示。电源线和地线通常采用金属线，栅极连接可以用简单的多晶硅条制作。图3（c）给出了最后的符号电路版图。

通过九天版图设计工具绘制的反相器版图如图4所示。其他基本单元的版图可依此建立。

4.3 D触发器版图设计

先建立一个名为DFF的库，然后把建立的各个单元版图保存在DFF库中，同时在库中建立名为dff的新单元。调用各子单元，并进行相应D触发器的版图布局，接着就是单元间的连线。主要用到的层是金属1、金属2和多晶硅进行连接布线。接触孔是用来连接有源区和金属1，通孔用来连接金属1和金属2，多晶硅和多晶硅以及相同层金属之间可以直接连接。版图设计完成后，再利用版图验证工具ZeniVERI对该版图进行了版图验证。最后，经过验证后D触发器的版图如图5所示。

5结语

在分析CMOS 0.6um设计规则和工艺文件后，采用九天EDA系统，以D触发器为例进行了版图设计。实践表明，九天EDA系统工具具有很好的界面和处理能力。该版图已用于相关芯片的设计中，设计的D触发器完全符合设计要求。

参考文献

[1] Chen A, Chen V, Hsu C. Statistical multi-objective optimization and its application to IC layout design for E-tests[C]. 2007 International Symposium on Semiconductor Manufacturing, ISSM - Conference Proceedings, 2007, 138-141.

[2] 程未, 冯勇建, 杨涵. 集成电路版图（layout） 设计方法与实例[J]. 现代电子技术, 2003, 26 （3） : 75-78.

[3] 王兆勇, 胡子阳, 郑杨. 自动布局布线及验证研究[J]. 微处理机, 2008,1:3132.

[4] 王志功, 景为平. 集成电路设计技术与工具[M]. 南京:东南大学出版社, 2007:6-11.

[5] Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikolic. 周润德译. 数字集成电路――电路、系统与设计（第二版）[M], 北京:电子工业出版社, 2006, 48-51.

[6] 易茂祥, 毛剑波, 杨明武等. 基于华大EDA软件的实验教学研究[J]. 实验科学与技术, 2006, 5:71-72.

[7] China Integrated Circuit Design Center. Zeni Manual Version 3.2, 2004.

[8] 施敏, 徐晨. 基于九天EDA系统的集成电路版图设计[J]. 南通工学院学报（自然科学版） , 2004, 3 （4）:101-103.

集成电路的设计方法及步骤范文第2篇

 

集成电路(IntegratedCircuit)产业是典型的知识密集型、技术密集型、资本密集和人才密集型的高科技产业，是关系国民经济和社会发展全局的基础性、先导性和战略性产业，是新一代信息技术产业发展的核心和关键，对其他产业的发展具有巨大的支撑作用。经过30多年的发展，我国集成电路产业已初步形成了设计、芯片制造和封测三业并举的发展格局，产业链基本形成。但与国际先进水平相比，我国集成电路产业还存在发展基础较为薄弱、企业科技创新和自我发展能力不强、应用开发水平急待提高、产业链有待完善等问题。在集成电路产业中，集成电路设计是整个产业的龙头和灵魂。而我国集成电路设计产业的发展远滞后于计算机与通信产业，集成电路设计人才严重匮乏，已成为制约行业发展的瓶颈。因此，培养大量高水平的集成电路设计人才，是当前集成电路产业发展中一个亟待解决的问题，也是高校微电子等相关专业改革和发展的机遇和挑战。[1_4]

 

一、集成电路版图设计软件平台

 

为了满足新形势下集成电路人才培养和科学研究的需要，合肥工业大学(以下简称"我校”从2005年起借助于大学计划。我校相继开设了与集成电路设计密切相关的本科课程，如集成电路设计基础、模拟集成电路设计、集成电路版图设计与验证、超大规模集成电路设计 、 ASIC设计方法、硬件描述语言等。同时对课程体系进行了修订，注意相关课程之间相互衔接，关键内容不遗漏，突出集成电路设计能力的培养，通过对课程内容的精选、重组和充实，结合实验教学环节的开展，构成了系统的集成电路设计教学过程。56]

 

集成电路设计从实现方法上可以分为三种：全定制(fullcustom)、半定制(Semi-custom)和基于FPGA/CPLD可编程器件设计。全定制集成电路设计，特别是其后端的版图设计,涵盖了微电子学、电路理论、计算机图形学等诸多学科的基础理论，这是微电子学专业的办学重要特色和人才培养重点方向，目的是给本科专业学生打下坚实的设计理论基础。

 

在集成电路版图设计的教学中，采用的是中电华大电子设计公司设计开发的九天EDA软件系统(ZeniEDASystem),这是中国唯1的具有自主知识产权的EDA工具软件。该软件与国际上流行的EDA系统兼容，支持百万门级的集成电路设计规模，可进行国际通用的标准数据格式转换，它的某些功能如版图编辑、验证等已经与国际产品相当甚至更优，已经在商业化的集成电路设计公司以及东南大学等国内二十多所高校中得到了应用，特别是在模拟和高速集成电路的设计中发挥了强大的功能，并成功开发出了许多实用的集成电路芯片。

 

九天EDA软件系统包括设计管理器，原理图编辑器，版图编辑工具，版图验证工具，层次版图设计规则检查工具，寄生参数提取工具，信号完整性分析工具等几个主要模块，实现了从集成电路电路原理图到版图的整个设计流程。

 

二、集成电路版图设计的教学目标

 

根据培养目标结合九天EDA软件的功能特点，在本科生三年级下半学期开设了为期一周的以九天EDA软件为工具的集成电路版图设计课程。

 

在集成电路版图设计的教学中，首先对集成电路设计的_些相关知识进行回顾，介绍版图设计的基础知识，如集成电路设计流程，CMOS基本工艺过程，版图的基本概念，版图的相关物理知识及物理结构，版图设计的基本流程，版图的总体设计，布局规划以及标准单元的版图设计等。然后结合上机实验，讲解Unix和Linux操作系统的常用命令，详细阐述基于标准单元库的版图设计流程，指导学生使用ZeniSE绘制电路原理图，使用ZeniPDT进行NMOS/PMOS以及反相器的简单版图设计。在此基础上，让学生自主选择_些较为复杂的单元电路进行设计，如数据选择器、MOS差分放大器电路、二四译码器、基本RS触发器、六管MOS静态存储单元等，使学生能深入理解集成电路版图设计的概念原理和设计方法。最后介绍版图验证的基本思想及实现，包括设计规则的检查(DRC),电路参数的检查(ERC),网表一致性检查(LVS),指导学生使用ZeniVERI等工具进行版图验证、查错和修改。7]

 

集成电路版图设计的教学目标是：

 

第熟练掌握华大EDA软件的原理图编辑器ZeniSE、版图编辑模块ZeniPDT以及版图验证模块ZeniVER丨等工具的使用;了解工艺库的概念以及工艺库文件technology的设置，能识别基本单元的版图，根据版图信息初步提取出相应的逻辑图并修改，利用EDA工具ZSE画出电路图并说明其功能，能够根据版图提取单元电路的原理图。

 

第二，能够编写设计版图验证命令文件(commandfile)。版图验证需要四个文件(DRC文件、ERC文件、NE文件和LVS文件)来支持，要求学生能够利用ZeniVER丨进行设计规则检查DRC验证并修改版图、电学规则检查(ERC)、版图网表提取(NE)、利用LDC工具进行LVS验证，利用LDX工具进行LVS的查错及修改等。

 

第三，能够基本读懂和理解版图设计规则文件的含义。版图设计规则规定了集成电路生产中可以接受的几何尺寸要求和可以达到的电学性能，这些规则是电路设计师和工艺工程师之间的_种互相制约的联系手段，版图设计规则的目的是使集成电路设计规范化，并在取得最佳成品率和确保电路可靠性的前提下利用这些规则使版图面积尽可能做到最小。

 

第四，了解版图库的概念。采用半定制标准单元方式设计版图，需要有统一高度的基本电路单元版图的版图库来支持，这些基本单元可以是不同类型的各种门电路，也可以是触发器、全加器、寄存器等功能电路，因此，理解并学会版图库的建立也是版图设计教学的一个重要内容。

 

三、CMOS反相器的版图设计的教学实例介绍

 

下面以一个标准CMOS反相器来简单介绍一下集成电路版图设计的一般流程。

 

1.内容和要求

 

根据CMOS反相器的原理图和剖面图，初步确定其版图;使用EDA工具PDT打开版图编辑器;在版图编辑器上依次画出P管和N管的有源区、多晶硅及接触孔等;完成必要的连线并标注输入输出端。

 

2.设计步骤

 

根据CMOS反相器的原理图和剖面图，在草稿纸上初步确定其版图结构及构成;打开终端，进入pdt文件夹，键入pdt,进入ZeniPDT版图编辑器;读懂版图的层次定义的文件，确定不同层次颜色的对应，熟悉版图编辑器各个命令及其快捷键的使用;在版图编辑器上初步画出反相器的P管和N管;检查画出的P管和N管的正确性，并作必要的修改，然后按照原理图上的连接关系作相应的连线，最后检查修改整个版图。

 

3.版图验证

 

打开终端，进入zse文件夹，键入zse,进入ZeniSE原理图编辑器，正确画出CMOS反相器的原理图并导出其网表文件;调出版图设计的设计规则文件，阅读和理解其基本语句的含义，对其作相应的路径和文件名的修改以满足物理验证的要求;打开终端，进入pdt文件夹，键入pdt，进入ZeniPDT版图编辑器，调出CMOS反相器的版图，在线进行DRC验证并修改版图;对网表一致性检查文件进行路径和文件名的修改，利用LDC工具进行LVS验证;如果LVS验证有错，贝懦要调用LDX工具，对版图上的错误进行修改。

 

4.设计提示

 

要很好的理解版图设计的过程和意义，应对MOS结构有一个深刻的认识;需要对器件做衬底接触，版图实现上衬底接触直接做在电源线上;接触孔的大小应该是一致的，在不违反设计规则的前提下,接触孔应尽可能的多，金属的宽度应尽可能宽;绘制图形时可以多使用〃复制"操作，这样可以大大缩小工作量，且设计的图形满足要求并且精确;注意P管和N管有源区的大小，一般在版图设计上，P管和N管大小之比是2:1;注意整个版图的整体尺寸的合理分配，不要太大也不要太小;注意不同的层次之间应该保持一定的距离，层次本身的宽度的大小要适当，以满足设计规则的要求。四、基本MOS差分放大器版图设计的设计实例介绍在基本MOS差分放大器的版图设计中，要求学生理解构成差分式输入结构的原理和组成结构，画出相应的电路原理图，进行ERC检查，然后根据电路原理图用PDT工具上绘制与之对应的版图。当将基本的版图绘制好之后，对版图里的输入、输出端口以及电源线和地线进行标注，然后利用几何设计规则文件进行在线DRC验证，利用版图与电路图的网表文件进行LVS检查，修改其中的错误并优化版图，最后全部通过检查，设计完成。

 

五、结束语

 

集成电路版图设计的教学环节使学生巩固了集成电路设计方面的理论知识，提高了学生在集成电路设计过程中分析问题和解决问题的能力，为今后的职业生涯和研究工作打下坚实的基础。因此，在今后的教学改革工作中，除了要继续提高教师的理论教学水平外，还必须高度重视以EDA工具和设计流程为核心的实践教学环节，努力把课堂教学和实际设计应用紧密结合在一起，培养学生的实际设计能力，开阔学生的视野，在实验项目和实验内容上进行新的探索和实践。

 

参考文献：

 

[1]孙玲.关于培养集成电路专业应用型人才的思考[J].中国集成电路,2007,(4):19-22.

 

[2]段智勇，弓巧侠，罗荣辉，等.集成电路设计人才培养课程体系改革[J].电气电子教学学报,2010,(5):25-26.

 

[3]唐俊龙，唐立军，文勇军，等.完善集成电路设计应用型人才培养实践教学的探讨J].中国电力教育,2011,(34):35-36.

 

[4]肖功利，杨宏艳.微电子学专业丨C设计人才培养主干课程设置[J].桂林电子科技大学学报,2009,(4):338-340.

 

[5]窦建华，毛剑波，易茂祥九天”EDA软件在"中国芯片工程〃中的作用[J].合肥工业大学学报(社会科学版),2008,(6):154-156.

 

[6]易茂祥，毛剑波，杨明武，等.基于华大EDA软件的实验教学研究[J].实验科学与技术，2006,(5):71-73.

集成电路的设计方法及步骤范文第3篇

【关键词】集成电路；失效分析；电性分析；物理分析

失效分析就是判断失效的模式，查找失效原因，弄清失效机理，并且预防类似失效情况再次发生。集成电路失效分析在提高集成电路的可靠性方面有着至关重要的作用，对集成电路进行失效分析可以促进企业纠正设计、实验和生产过程中的问题，实施控制和改进措施，防止和减少同样的失效模式和失效机理重复出现，预防同类失效现象再次发生。本文主要讲述集成电路失效分析的技术和方法。

1.集成电路失效分析步骤

集成电路的失效分析分为四个步骤。在确认失效现象后，第一步是开封前检查。在开封前要进行的检查都是无损失效分析。开封前会进行外观检查、X光检查以及扫描声学显微镜检查。第二步是打开封装并进行镜检。第三步是电性分析。电性分析包括缺陷定位技术、电路分析以及微探针检测分析。第四步是物理分析。物理分析包括剥层、聚焦离子束（FIB）、扫描电子显微镜（SEM）、透射电子显微镜（TEM）以及VC定位技术。通过上述分析得出分析结论，完成分析报告，将分析报告交给相关技术人员。相关技术人员根据相应的缺陷进行改进，以此来实现对集成电路失效分析的意义。

2.无损失效分析技术

所谓无损失效分析，就是在不损害分析样品，不去掉芯片封装的情况下，对该样品进行失效分析。无损失效分析技术包括外观检查、X射线检查和扫描声学显微镜检查。在外观检查中，主要是凭借肉眼检查是否有明显的缺陷，如塑脂封装是否开裂，芯片的管脚是否接触良好等等。X射线检查则是利用X射线的透视性能对被测样品进行X射线照射，样品的缺陷部分会吸收X射线，导致X射线照射成像出现异常情况。X射线检测主要是检测集成电路中引线损坏的问题，根据电子器件的大小及电子器件构造情况选择合适的波长，这样就会得到合适的分辨率。而扫描声学显微镜检测是利用超声波探测样品内部的缺陷，主要原理是发射超声波到样品内部，然后由样品内部返回。根据反射时间以及反射距离可以得到检测波形，然后对比正常样品的波形找出存在缺陷的位置。这种检测方法主要检测的是由于集成电路塑封时水气或者高温对器件的损坏，这种损坏常为裂缝或者是脱层。相对于有损失效分析方法的容易损坏样品、遗失样品信息的缺点，无损失效分析技术有其特有的优势，是集成电路失效分析的重要技术。[1]

3.有损失效分析技术

无损失效分析技术只能对集成电路的明显缺陷做出判断，而对于存在于芯片内部电路上的缺陷则无能为力。所以就要进行有损失效分析，有损失效分析技术包括打开封装、电性分析以及物理分析。

3.1 打开封装

有损失效分析首先是对集成电路进行开封处理，开封处理要做到不损坏芯片内部电路。根据对集成电路的封装方式或分析目的不同，采取相应的开封措施。方法一是全剥离法，此法是将集成电路完全损坏，只留下完整的芯片内部电路。缺陷是由于内部电路和引线全部被破坏，将无法进行通电动态分析。方法二是局部去除法，此法是利用研磨机研磨集成电路表面的树脂直到芯片。优点是开封过程中不损坏内部电路和引线，开封后可以进行通电动态分析。方法三是全自动法，此法是利用硫酸喷射来达到局部去除法的效果。[2]

3.2 电性分析

电性分析技术包括缺陷定位、电路分析以及微探针检测分析。

3.2.1 缺陷定位

定位具体失效位置在集成电路失效分析中是一个重要而困难的项目，只有在对缺陷的位置有了明确定位后，才能继而发现失效机理以及缺陷的特性。缺陷定位技术的应用是缺陷定位的关键。Emission显微镜技术、OBIRCH（Optical Beam Induce Resistance Change）技术以及液晶热点检测技术为集成电路失效分析提供了快捷准确的定位方法。

Emission显微镜具有非破坏性和快速精准定位的特性。它使用光子探测器来检测产生光电效应的区域。由于在硅片上发生损坏的部位，通常会发生不断增长的电子-空穴再结合而产生强烈的光子辐射。因而这些区域可以通过Emission显微镜技术检测到。OBIRCH技术是利用激光束感应材料电阻率变化的测试技术。对不同材料经激光束扫描可测得不同的材料阻值的变化；对于同一种材料若材料由于某种因素导致变性后，同样也可测得这一种材质电阻率的变化。我们就是借助于这一方法来探测金属布线内部的那些可靠患。液晶热点检测是一种非常有效的分析手段，主要是利用液晶的特性来进行检测。但液晶热点检测技术的要求较高，尤其是对于液晶的选择，只有恰当的液晶才能使检测工作顺利进行。液晶热点检测设备一般由偏振显微镜、可以调节温度的样品台以及控制电路构成。在由晶体各向异性转变为晶体各向同性时所需要的临界温度的能量要很小，以此来提高灵敏度。同时相变温度应控制在30-90摄氏度的可操作范围内，偏振显微镜要在正交偏振光下使用，这样可以提高液晶相变反应的灵敏度。[3]

3.2.2 电路分析

电路分析就是根据芯片电路的版图和原理图，结合芯片失效现象，逐步缩小缺陷部位的电路范围，最后是利用微探针检测技术来定位缺陷器件，从而达到对于缺陷器件定位的要求。

3.2.3 微探针检测技术

微探针的作用是测量内部器件上的电参数值，如工作点电压、电流、伏安特性曲线等。微探针检测技术一般是伴随电路分析配合使用的，两者的结合可以较快的搜寻失效器件。

3.3 物理分析

物理分析技术包括聚焦离子束、扫描电子显微镜、透射电子显微镜以及VC定位技术。

3.3.1 聚焦离子束（FIB）

聚焦离子束就是利用电透镜将离子束聚焦成为微小尺寸的显微切割器，聚焦离子束系统由离子源、离子束聚焦和样品台组成。聚焦离子束的主要应用是对集成电路进行剖面，传统的方法是手工研磨或者是采用硫酸喷剂，这两种方法虽然可以得到剖面，但是在日益精细的集成电路中，手工操作速度慢而且失误率高，所以这两种方法显然不适用。聚焦离子束的微细精准切割结合扫描电子显微镜高分辨率成像就可以很好的解决剖面问题。聚焦离子束对被剖面的集成电路没有限制，定位精度可以达到0.1um以下，同时剖面过程中集成电路受到的应力很小，完整地保存了集成电路，使得检测结果更加准确。

3.3.2 扫描电子显微镜（SEM）

扫描电子显微镜作为一种高分辨率的微观仪器，在集成电路的失效分析中有着很好的运用。扫描电子显微镜是由扫描系统和信号检测放大系统组成，原理是利用聚焦的电子束轰击器件表面从而产生许多电子信号，将这些电子信号放大作为调制信号，连接荧光屏便可得到器件表面的图像。对于不同层次的信号采集可以选用不同的电子信号，那样所得到的图像也将不同。

3.3.3 透射电子显微镜（TEM）

透射电子显微镜的分辨率可以达到0.1nm，其大大优于扫描电子显微镜。集成电路的器件尺寸在时代的发展中变得越来越小，运用透射电子显微镜可以更好的研究产品性能，在集成电路失效分析中，透射电子显微镜可以清晰地分析器件缺陷。透射电子显微镜将更好地满足集成电路失效分析对检测工具的解析度要求。

3.3.4 VC定位技术

前文讲述的利用Emission/OBIRCH/液晶技术来定位集成电路中的失效器件，在实际应用过程中热点的位置往往面积偏大，甚至会偏离失效点几十个微米，这就需要一种更精确的定位技术，可以把失效范围进一步缩小。VC（Voltage Contrast）定位技术基于SEM或FIB，可以把失效范围进一步缩小，很好地解决了这一难题。VC定位技术是利用SEM或者FIB的一次电子束或离子束在样品表面进行扫描。硅片表面不同部位具有不同电势，表现出来不同的明亮对比度。VC定位技术可以通过检测不同的明亮对比度，找出异常亮度的点，从而定位失效点的位置。

4.总结

我们认识了常用的集成电路失效分析技术和方法，而更深刻地了解各种技术的应用还需要在实际的分析工作当中积累经验，再认识再提高。

参考文献

[1]刘迪，陆坚，梁海莲，顾晓峰.SOI专用集成电路的静态电流监测和失效分析[J].固体电子学研究与进展，2013，2.

集成电路的设计方法及步骤范文第4篇

文献［3］中提出了一种基于数据流优化方法的全搜索运动估计电路，将绝对差值和（SAD）的计算拆分成残差值计算与SAD累加两部分，并通过对传统运动估计运算数据流的优化，使设计能够在相同的面积开销下对比文献［4］中减少近70％的带宽消耗．电路的主要结构包含了片上缓存，PE阵列以及数据流控制器，如图1所示．图1HEVC运动估计电路结构电路各模块按所占面积在表1中列出，可以发现，电路中的存储模块（SRAM）总共占用了40．9％的面积．这样的设计特征导致的直接结果会有非常多的长互连线存在于存储模块和逻辑模块之间．

2、三维运动估计电路的划分方法

图2中的连线表示所有SRAM与标准单元之间的信号线，由于SRAM集中在芯核（corearea）区域的右上角与右下角，而标准单元集中在芯核区域的左侧及中部，所以需要大量长互连线连接这三块区域．这些信号线具有较大的电容与电阻，导致读写SRAM的时序变差，且功耗也较大．本文将SRAM堆叠到标准单元区域的下方，使得原先相距较远的标准单元与SRAM输入／输出端口利用三维空间的优势缩短直线距离，避免了上述问题的发生．进一步分析表1可得，PE阵列模块占了芯核53．3％的区域．PE阵列共包含32×32个PE，以及一些加法器．每个PE的结构如图3所示，其由一个Router单元和一个Absolute单元组成，Router单元负责与邻近的四个PE交换数据，而Absolute单元用来计算2个8bit数据差值的绝对值．这两个单元分别占PE一半左右面积．每个PE都只与上下左右4个PE进行数据交换，所以这些局部互连的长度很大程度上决定了整个PE阵列的互连总长度．假设这些局部互连从PE的中心出发，如果能将单个PE的面积减少一半，则理论上局部互连的总线长能减少到原先的70．7％。根据上述分析，本文将HEVC运动估计电路分成4层（tier）．其中tier1和tier2包含了所有SRAM和数据流控制器，tier3包含了PE阵列中的1024个Router单元，tier4包含了PE阵列中的1024个Absolute单元和加法树．Tier1为最低层，Tier4为最高层，各层均朝上．这样，整个运动估计电路被均匀地划分到各层中，如表2所示．

3、三维运动估计电路设计流程

本文使用SMIC65nm工艺提供的标准单元和SRAM，配合定制的硅通孔单元进行设计．根据全球半导体技术发展路线图［5］，硅通孔的尺寸定为1μm×1μm．本文使用的工具是DesignCompiler，En－counter和PrimeTime．以下将具体介绍各个设计步骤，着重介绍与二维集成电路设计不同的地方，图4展示了整个设计流程．

3．1设计划分

设计划分的目的是将整个二维电路设计分割到三维多层设计中，以减小占用面积．划分时需要根据设计电路进行具体分析，注意均匀分配各层的面积，并且避免使用过多的硅通孔，因为硅通孔会额外占用标准单元的布局资源，且增加生产成本．本文针对HEVC运动估计电路，根据第2节中的分析，将设计分为四层．

3．2综合与布局

在三维电路设计中，综合与布局的方法和二维电路设计相似．不同之处在于，综合与布局，包括之后的后端步骤，都需要对每一层独立进行，就如同设计了四块芯片．在综合结束时，需要使用时序预算（TimingBudget）功能得到四个时序约束文件，以及四个网表文件．

3．3创建硅通孔

布局后需要创建硅通孔，将信号传输到下层．本文确定硅通孔位置的方法是，首先使用工具进行标准单元和SRAM的布局，然后使用脚本找到需要与下层通信的单元管脚位置，在其边上创建一个硅通孔并将管脚信号分配到这个硅通孔上，这样可以获得最小线长．所有硅通孔都创建并分配好信号之后，需要将这些信息导出，以便下层tier在相应位置的顶层金属上创建frontbump与上层硅通孔相连．只有最上面的三层需要创建硅通孔．

3．4时钟树综合

三维集成电路的时钟树综合采用二维电路中层次化设计的方法，即先在每一个tier的时钟信号端口的附近创建一个缓冲器，并利用这个缓冲器作为时钟树的根，为本层tier生成一棵时钟树．最后在底层tier设计完整时钟树时，将上面各层tier当作数个宏模块，并在配置文件中描述各宏模块的时钟树特性，包括端口名、最大／最小上升延迟、最大／最小下降延迟和额外电容．其中额外电容用来描述硅通孔引入的电容．

3．4时序验证

为了验证三维集成电路的时序，首先需要得到各层tier的SPEF文件，其中包含了网表的电容、电阻等数据．在PrimeTime中导入各层SPEF文件，并设置合适的硅通孔电容电阻参数，即可进行多层tier联合时序验证．

3．5版图设计结果

图5展示了三维HEVC运动估计电路的版图设计结果，从上至下依次为tier4至tier1．每一层中的左图展示了标准单元和SRAM的位置，而右图展示了硅通孔的位置．其中上方两层全部由标准单元组成，下方两层主要由SRAM组成.5结果分析与比较本文为了定量分析三维集成电路带来的各项优势，分别对二维运动估计电路和三维运动估计电路进行了完整的设计．由于集成电路的设计是各项指标之间的平衡（trade－off），在不同的约束下，会得到不同结果，本文在假设二维电路的面积与三维电路四层tier的总面积相等，且时钟约束都为250MHz的情况下，对比其线长、功耗等性能指标．对比结果如表3所示，结果证明，三维HEVC运动估计电路比二维电路减小了75％占用面积，14．4％总线长，17．1％平均线长和12．3％功耗．

4、结束语

集成电路的设计方法及步骤范文第5篇

关键词：手工焊接质量控制

中图分类号：O213文献标识码： A

1.手工焊接方法

1.1手工焊接握电烙铁的方法，有正握、反握及握笔式三种。焊接元器件及维修电路板时以握笔式较为方便。

1.2手工焊接一般分四步骤进行。①准备焊接：清洁被焊元件处的积尘及油污，再将被焊元器件周围的元器件左右掰一掰，让电烙铁头可以触到被焊元器件的焊锡处，以免烙铁头伸向焊接处时烫坏其他元器件。焊接新的元器件时，应对元器件的引线镀锡。②加热焊接：将沾有少许焊锡和松香的电烙铁头接触被焊元器件约几秒钟。若是要拆下印刷板上的元器件，则待烙铁头加热后，用手或镊子轻轻拉动元器件，看是否可以取下。③清理焊接面：若所焊部位焊锡过多，可将烙铁头上的焊锡甩掉（注意不要烫伤皮肤，也不要甩到印刷电路板上！），用光烙锡头"沾"些焊锡出来。若焊点焊锡过少、不圆滑时，可以用电烙铁头"蘸"些焊锡对焊点进行补焊。④检查焊点：看焊点是否圆润、光亮、牢固，是否有与周围元器件连焊的现象。

2.焊接质量不高的原因

2.1手工焊接对焊点的要求是：①电连接性能良好；②有一定的机械强度；③光滑圆润。

2.2造成焊接质量不高的常见原因是：①焊锡用量过多，形成焊点的锡堆积；焊锡过少，不足以包裹焊点。②冷焊。焊接时烙铁温度过低或加热时间不足，焊锡未完全熔化、浸润、焊锡表面不光亮（不光滑），有细小裂纹（如同豆腐渣一样！）。③夹松香焊接，焊锡与元器件或印刷板之间夹杂着一层松香，造成电连接不良。若夹杂加热不足的松香，则焊点下有一层黄褐色松香膜；若加热温度太高，则焊点下有一层碳化松香的黑色膜。对于有加热不足的松香膜的情况，可以用烙铁进行补焊。对于已形成黑膜的，则要"吃"净焊锡，清洁被焊元器件或印刷板表面，重新进行焊接才行。④焊锡连桥。指焊锡量过多，造成元器件的焊点之间短路。这在对超小元器件及细小印刷电路板进行焊接时要尤为注意。⑤焊剂过量，焊点明围松香残渣很多。当少量松香残留时，可以用电烙铁再轻轻加热一下，让松香挥发掉，也可以用蘸有无水酒精的棉球，擦去多余的松香或焊剂。⑥焊点表面的焊锡形成尖锐的突尖。这多是由于加热温度不足或焊剂过少,以及烙铁离开焊点时角度不当浩成的。

3.易损元器件的焊接

易损元器件是指在安装焊接过程中，受热或接触电烙铁时容易造成损坏的元器件。例如，有机铸塑元器件、MOS集成电路等。易损元器件在焊接前要认真作好表面清洁、镀锡等准备工作，焊接时切忌长时间反复烫焊，烙铁头及烙铁温度要选择适当，确保一次焊接成功。此外，要少用焊剂，防止焊剂侵人元器件的电接触点（例如继电器的触点）。焊接MOS集成电路最好使用储能式电烙铁，以防止由于电烙铁的微弱漏电而损坏集成电路。由于集成电路引线间距很小，要选择合适的烙铁头及温度，防止引线间连锡。焊接集成电路最好先焊接地端、输出端、电源端，再焊输入端。对于那些对温度特别敏感的元器件，可以用镊子夹上蘸有元水乙醇（酒精）的棉球保护元器件根部，使热量尽量少传到元器件上

4.结论

掌握好手工焊接方法和技巧是提高焊接质量之关键。