集成电路设计方案

前言：想要写出一篇令人眼前一亮的文章吗？我们特意为您整理了5篇集成电路设计方案范文，相信会为您的写作带来帮助，发现更多的写作思路和灵感。

集成电路设计方案范文第1篇

1.1严格按照程序进行方案建设

方案的建设必须按照规定的程序执行，方案建设所需要的合同、招标文件、标书以及联合设计必须按照相关文件进行报批和评审。

1.2应该认真贯彻国家的相关法律、法规

1.2.1对合同管理制度进行严格执行在方案建设管理过程中，必须严格遵循相关法律和法规，应该按照中标单位签订的合同书、评标报告以及招标文件要求来执行。在工程方案建设过程中，一定要做到按照合同规定办事。1.2.2对项目监理制度进行严格执行应该严格遵守项目监理制度，通过透明度高的招标方式，从中选择符合招标条件、监理制度完善以及能够独立完成好方案设计的单位。2.2.3对招投标制度进行严格执行按照国家相关规定，机电工程方案的确定应该采取公开、公平以及竞争的方式进行承包商的确定。机电工程方案的建立也应遵守交通部门的相关规定，通过正规渠道进行选择。

1.3高速公路机电工程的通讯系统

应该在管理监测中心用电缆连接高速公路上的各个通信点，并且应分别设立远程控制电话中心和数据中心。

1.4高速公路机电工程的监控系统

监控系统主要由两部分组成，包括闭路电视和计算机系统，同时设有二级管理机构。监控中心的计算机系统一般分为三等级：第一级是中心级计算机，第二级是中心计算机，第三级是外场设备，它以微处理器作为核心。监控中心的面积必够大，以便布置、安装需要的设备和设施。还应在桥梁、隧道、收费站、车道、场、特殊路段等安装监控设施，在监控交通情况的同时，也可以对车辆是否作做出判断。

1.5重视机电工程方案建设所需软件和设备选择

1.设备的选择和安装需要根据国内标准进行。2.采用先进技术，合理配置设。3.软件应用要充分体现管理理念，要为管理数据服务。4.遵循对内防止作弊，外防止逃费的要求。

1.6高速公路机电工程方案设计思路

以联合开发和设计作为基本思路，这种思路具有设计理念独特新颖、运用灵活、功能强大、能充分体现开发者要求和思想的特点。高速公路机电工程方案建设时，其系统的维修和维护较为灵活，又因为软件具有针对性特征，所以设施选型和配备比较方便。

2对高速公路机电工程方案进行优化

高速公路机电工程建设所需要的设备，除了少部分设立在高速公路管理中心外，很大部分设立在高速公路沿途收费站或者两侧外场。使机电工程顺利实施并且保证其质量的前提就是选适合的设备并且优化设计方案。机电工程方案建设的原则就是成本能够控制、质量得到保证、功能能够满足、立意先进等。机电工程方案建设的原则就是在保证其质量、满足其基本功能的前提之下，最大程度地节约费用。选择机电工程设备的原则就是对故障率高低、性价比是否合适、性能是否稳定等进行综合考虑，并且确定其功能是否符合使用要求。路段管理中心与高速公路收费站设备、外场设备、其他路段管理中心、联网结算中心之间每分每秒都在进行数据传输。因此在高速公路设备中，通讯设备最为重要。相比于高速公路外场或者收费站，停车区、服务区的数据传输非常少，所以采用光端机来进行传输。光端机不仅满足了数据传输等基本功能，也使成本大大降低。

现阶段，服务器的性能和质量都在不断进步，相信不久之后，服务器的可靠性和稳定性将会有一个质的飞跃。之前几年，立柱式和门架式可变情报板的应用得到了广泛的推广，它们可以实时路况信息，控制和引导路上行驶的车辆，使交通便利程度大幅提高。在一些广场设置LED显示屏，一些交通情况或政策信息，虽然这是收费的，但是应用却比较普遍。在实际的高速公路运营管理过程中，对一些有可能去高速路行驶的车辆宣传限载、限速信息、实时交通情况也十分重要。在对监控系统进行设计时，应该按照规定对悬臂式监控系统的相关技术、规格是否适合、情报板数量等进行重点设计。安装监控系统，不只为了监控一些违规行为，而且体现了高速公路管理者对司乘人员的关心。

3结论

集成电路设计方案范文第2篇

万工科技总裁张岳毕业于清华大学，在校期间，他曾获得省、部级科技进步一等奖、二等奖各一项。万工科技拥有一支以技术创新、产品融合、业务融合、相互促进、共同发展为诉求的管理团队，他们利用具有知识产权的多项专利技术融入产品设计，增加产品设计的技术含量，提高产品的附加值与性价比。公司在产品研发、生产制造、市场营销、财务管理、人力资源管理和诚信服务等各个环节，促进业务创新和管理创新，深化、完善“创新、品质、服务”的理念。

公司的价值来自社会与用户的认可，以及通过优质的产品最大程度地满足用户需求。万工科技真诚服务用户体现在：通过完整的设计方案协助用户在最短的时间内实现产品融合（产品化）；通过专业的技术支持，对用户开发过程中遇到的问题做出迅速响应，提出解决方案。做到用户满意，构建和谐，创立品牌。

万工科技的运营中心位于杭州，研发机构分布在美国、北京和杭州等地。2008年底，公司被国家工业和信息化部认证为集成电路优秀设计企业。

万工科技的单相、三相产品，涵盖工业及民用，应用范围宽广，以V9001单相芯片为例：

V9001单相电能计量芯片是一款高集成度的SoC芯片。片上集成模拟前端、MCU、RTC、Flash、LCD驱动等功能模块。集成Vango具有专利技术的计量算法模块、4路16位二阶∑/ADC、基准电压源、温度测量电路、电源稳压监测和掉电监测电路，只需少量器件就能满足单相防窃电、多功能、复费率等计量方案的需求，能将整体系统成本降到最低。

芯片集成32KFLASH存储器，支持ISP（在系统编程）和IAP（在应中编程），提供了充足的程序、数据存储空间；4路UART接口，能够满足红外、485等多种通讯方式；26×4共104段LCD驱动电路，支持多种驱动能力和扫描频率。

三相产品以V9003多功能电能芯片为例：

V9003三相多功能电能芯片是一款高集成度的SoC芯片，片上集成模拟前端、MCU、RTC、Flash、LCD驱动等功能模块。集成Vango具有专利技术的计量算法模块、8路16位二阶∑/ADC、电源监测电路、温度测量电路、基准电压源，通过软件控制可以将其设置为三相四线、三相三线、两相一线电能计量表，只需少量器件就能满足多功能三相计量方案的需求，能将整体系统成本降到最低。

芯片集成了64K的FLASH存储器，支持ISP（在系统编程）和IAP(在应用中编程），提供了充足的程序、数据存储空间；5路UART接口，能够满足红外、485等多种通讯方式；40×4共160段LCD驱动电路，支持多种驱动能力、扫描频率和驱动电平，满足用户丰富多样的显示需求。

集成电路设计方案范文第3篇

关键词:低功耗;SoC;CMOS;功耗估计;

The Application of Low-Power Methods in SoC Design

Abstract: SOC design occupies an important position in IC design market. The low-power design is an important part in SoC design process. This paper firstly gives a comprehensive analysis of the composed of CMOS circuit power consumption and the related theory of power estimation, then analyzes the SoC low-power design theory of various design levels in detail.

Keywords: low-power,SoC,CMOS,power estimation

1引言

随着工艺水平的不断发展,集成电路设计已经进入超深亚微米(Deep Sub-Micron,DSM)和纳米的SoC时代,设计规模越来越大,单一SoC芯片的集成度已经达到了上亿门。在之前的集成电路设计中,设计者首要关心的芯片性能往往是面积与速度,然后才是功耗。到了深亚微米阶段,功耗设计在芯片设计中所占的比重开始上升到与面积和速度同等重要的程度,设计人员需从功耗、性能和成本三者之间取得折衷。据统计数据分析,目前市场上的一些功能强大的微处理器芯片功耗可达100-150 W,平均功耗密度可达50-75 W/cm2。而芯片上某些热点(hot spots)的功耗更是数倍于这一数值。功耗问题的重要性在便携式数码产品芯片的设计中显现的尤为突出。便携式产品要求重量轻、电池续航时间长,而电池技术发展不能跟上这一要求,这就间接使芯片的低功耗设计面临更严峻的挑战。

2集成电路功耗组成

对SoC芯片进行低功耗设计,首先必须从各个方面弄清集成电路的功耗组成,然后采用适当的方法,有针对性地对设计从系统方案到物理版图各个设计阶段进行低功耗分析。由于在当前芯片设计制造中,CMOS电路仍然占据主要位置,以下将从CMOS电路的特点入手讨论数字集成电路的功耗组成。

2.1 功耗组成

SoC中的功耗大致可分为三个部分,即处理器功耗、通讯功耗以及存储器功耗。处理器功耗和通讯功耗又可统称为逻辑电路功耗。

CMOS逻辑电路功耗主要有两部分组成,即动态功耗与静态功耗。动态功耗是指当芯片处于激活(active)状态时,也即信号发生跳变时的功耗;静态功耗是指芯片处于未激活状态或者说没有信号的跳变时的功耗。

2.2 动态功耗

在CMOS电路中,动态功耗主要由交流开关功耗和直流开关功耗两部分组成。交流开关功耗又称为负载电容功耗,是指电路对负载电容充放电形成电流所引起的功耗;直流开关功耗又称短路功耗,是指输出电压变化时由PMOS管和NMOS管在同一时间导通产生的瞬态电流所引起的功耗。

2.2.1 交流开关功耗

交流开关功耗由门的输出电容充放电形成,是CMOS电路动态功耗的首要来源。以CMOS反相器为例,设电源电压为Vdd,输出端负载电容为CL。当输入信号电平分别由高向低或由低向高转换时,对应输出端情况分别为Vdd对电容CL的充放电,从而形成了交流开关功耗,如图1所示。交流开关功耗表示如下。

PD =αCLfVdd2

式中,α为节点的翻转概率,f为电路时钟频率。

2.2.2 直流开关功耗

由于在实际电路中,输入信号的跳变过程总是需要一定的时间,因此当输入电压落到VTn和Vdd-|VTp|的区间内时(VTn和VTp 分别为NMOS管和PMOS管的阈值电压),两管会同时处于导通状态,从而在电源与地之间产生了一条电流通路。由此短路电流产生的功耗就叫做直流开关功耗,也称为短路功耗,如图2所示。

2.3 静态功耗

静态功耗主要是指泄漏电流所引起的功耗,又称泄漏功耗。CMOS电路中主要存在有四种泄漏电流:亚阈值泄漏电流(IDS)、栅泄漏电流(IGATE)、门栅感应漏极泄漏电流(IGIDL)以及反偏结泄漏电流(IREV)。芯片的静态功耗就是由总的泄漏电流引起的功耗之和。可表示为:

Pleakage =Vdd*(IDS +IGATE +IGIDL +IREV)

短路功耗和静态泄漏功耗在深亚微米工艺下占总功耗的比例很小,基本达到可以忽略的程度,此时开关功耗是主要因素。然而,随着工艺技术发展到纳米工艺水平时,泄漏电流造成的功耗将会大大地增加,在某些65 nm工艺中,泄漏电流大小已经达到接近动态电流的水平。

2.4 存储器功耗

存储器是SoC系统的重要组成部分。随着视频、音频等多媒体芯片上存储应用的迅速发展,存储系统功耗日益增加,已经成为SoC系统功耗的重要组成部分。由于在SoC系统设计中,要实现设计功能,往往需要对存储器频繁读写,这样势必会增加大量存储器系统功耗,因此,需要研究可行的设计方案来降低由于存储系统引起的功耗,以提高系统性能,保证系统能够稳定工作。

3低功耗设计方法及实现

在SoC芯片设计流程的各个阶段都需要进行低功耗设计的分析,并采用合适的方法进行低功耗设计。根据集成电路的设计流程由高到低具体包括体系结构级、电路级、寄存器传输(RTL)级以及门级与晶体管级设计。而在进行低功耗设计之前,则首先要进行功耗估计,从整体了解设计的功耗信息以及把握功耗优化的效果。

3.1 功耗估计技术

功耗估计技术是进行系统芯片功耗优化的重要环节,设计过程中如果没有对设计准确迅速的功耗估计,就无法把握所使用的功耗优化技术的效果,低功耗设计也就无从谈起。另外,通过功耗估计能尽早发现电路设计中存在的一些功耗问题,从而尽量避免可能出现的由功耗问题引起的重复设计。功耗估计的方法分为概率分析法和仿真分析法。

概率分析法可以快速估算功率,但精确度有限。目前使用较多的是基于矢量输入的动态仿真方法,即使用仿真工具利用综合或是布局布线阶段得到的门级网表进行动态仿真,得到电路的开关活动性信息,再进行反标,然后根据工艺库的数据从而得到具体功耗。利用动态仿真方法进行功耗分析的关键因素有两个:一是要能够提供合适的输入信号矢量;二是需要足够长的时间进行动态仿真以确保其覆盖率。

3.2 体系结构级设计

进行体系结构设计时,首先可以利用并行处理的技术,在不影响电路基本工作性能的基础上尽量降低其工作频率,从而大大降低功耗。其次,流水线技术也是降低功耗的重要途径之一。其核心思想就是将系统中相同或者相似的一系列操作通过时间上串行,空间上并行的方式实现,其时空图如图3所示。

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图中以五级流水线为例,运算总共分成完成时间近似相等的五个步骤,和之前相比,路径长度缩短为原来的,这样,在一个时钟周期t内,充放电电容变为原来的。因此,在相同的电路速度下,可以采用较低的电源电压来驱动系统工作,从而降低了系统功耗。

3.3 电路级设计

通常在SoC电路设计中往往会包含较多的总线,而总线一般都会给电路带来长连线、大电阻和大负载等效应。由此引起的功耗约占总功耗的15%～20%以至更高,因此电路总线的低功耗设计技术也成为SoC设计重点考虑的问题之一。目前比较成熟的总线低功耗设计技术是减摆幅设计Vswing 。定义输出电压高电平为,那么跳变功耗表示如下:

Ps =AVCVswing f

由此可见,降低Vswing 可以达到降低功耗的目的。

另外,电荷再循环总线结构(Charge Recycling Bus)是另外一种降低总线功耗的技术,它把整个电势差分成几等份,利用总线各数据位电容上存储的电荷电势的变化来传输数据,其本质上也是利用了减摆幅技术。

3.4 RTL级设计

3.4.1门控时钟设计

门控时钟是一种应用较为广泛的低功耗设计技术。它是通过减少电路中冗余状态翻转,即让一些暂时不工作的单元处于非触发状态,当需要这些单元工作时,再用使能信号进行触发。借助门控时钟插入技术可以减小由于不必要的时钟跳变而产生的动态功耗。如图4所示,使用控制信号en来完成门控。门控后的时钟信号gclk送到寄存器中。这样,当en为“0”时,该时钟被关掉;en为“1”时,clk被传送给gclk,寄存器正常工作。

在实际的设计过程中,可以借助DC中Power Compiler工具中的相关命令,实现门控单元的插入。

3.4.2 操作数隔离

操作数隔离主要是针对系统中的算术、逻辑运算模块进行低功耗设计,其核心思想是增加额外的数据选择器,通过控制选择器的使能端,在不需要进行算术以及逻辑运算时,使这些模块的输入保持为“0”,从而不让操作数进来,输出结果不会翻转;而如果需要进行这方面的运算时,再将它们打开。

如图5所示为利用操作数隔离设计一个简单加法器的例子。当系统不需要加法运算的时候,adder_en信号为“0”,则加法器的两个输入端都保持“0”,其输出不会发生任何翻转,不会产生动态功耗,而如果需要进行加法运算时,adder_en变成“1”,数据端a,b信号被送入加法器进行加法运算。

3.4.3 存储器分块访问

一个系统中往往需要引入片上存储器,用来存储特定的指令集或运算的中间结果,而片上存储器的加入则会引起功耗的增加。如前所述,SoC设计中存储器带来的功耗已经越来越不容忽视,必须采用适当的设计方法降低存储器的功耗。

存储器分块访问方法是指根据电路中存储器的工作情况,将系统所需要的一定容量的存储器分成相同容量大小的两块或多块,然后通过适当的片选译码实时决定哪片存储器处于工作状态。当然,利用这一方法降低功耗的同时也会不可避免的增加芯片的面积,因此设计中要权衡考虑。

3.5 门级与晶体管级设计

门级与晶体管级是在芯片功耗、性能之间进行折中的最直接的设计层次。在门级设计阶段,主要方法是将节点翻转率比较高的逻辑门合并到复杂的门电路中,从而降低节点的等效电容,以达到降低功耗的目的。另外,逻辑门驱动能力大小的选择也会影响到功耗,一般尽量选择节点电容较小的逻辑门以降低功耗,但这样做也可能会对电路的时序产生相应影响。

晶体管级设计阶段,一般采取先进的制造工艺来降低功耗。比如,采用更小的晶体管特征尺寸使电路负载电容减小,从而使电路的开关功耗随之减小。另外还可以采用低阈值电压器件降低功耗,由于高阈值电压可以有效地减少电路的亚阈值漏电流功耗,减小阈值电压会导致静态功耗呈指数级增加。因此,可以在电路的非关键路径上采用高阈值电压的逻辑器件,在关键路径上采用低阈值电压器件以取得电路性能和功耗的折中。

4 总结

随着工艺的发展,芯片集成度的规模与日俱增,单一SoC芯片的功耗也逐渐达到让人难以接受的

(下转第46页)

程度。功耗问题在深亚微米及纳米工艺条件下系统设计中的瓶颈效应日益加剧,低功耗设计也成为新一代SoC设计方法学的重要内容。低功耗设计贯穿于SoC设计的各个层次中,从最顶层的体系架构设计到最底层的晶体管级设计,都有低功耗设计思想的体现。

参考文献

[1] Keating M, Flynn D, Aitken R,et al. Low power Methodology Manual for System-on-Chip Design [M]. NewYork: Springer, 2007: 34-38.

[2] Emnett F, Biegel M. Power Reduction Through RTL Clock Gating [R]. SNUG Conference, San Jose, 1999.

[3] Mehra R, Rabaey J. Behavioral Level Power Estimation and Exploration. In Proc. Int. Workshop Low Power Design, Napa Valley, CA, Apr. 1994, Piscataway, NJ, IEEE press 1994: 197-202.

[4] Rabaey J M. Low Power Design Essentials [M]. NewYork: Springer, 2009: 55-58

集成电路设计方案范文第4篇

关键词：硅基有机电致发光显示器；素电路；驱动电路；数字灰度技术

中图分类号：TN312.8 文献标识码：A

A Circuit Design on Chip for OLEDos Based on Digital Gray Scale

TIAN Ding-bao1,3，LV Guo-qiang1,2,3，HU Yue-hui1,2，YANG Chun-lai1,3

（1.Key Laboratory of Special Display Technology , Ministry of Education, Hefei University of Technology；2. Academe of Opto-electronic Technology , Hefei University of Technology；3. School of Instrument Science and Opto-electronic Engineering , Hefei University of Technology, Anhui Hefei230009, China）

Abstract: The characteristic of high resolution OLED-on-silicon and the digital gray scale based on time sub-frame are introduced, an integrated circuit on chip design based on monocrystalline silicon CMOS utilizing two transistors digital pixel circuit is presented, which integrates row and column driver circuits on chip and the design meet the requirements of design by simulation.

Keywords: OLEDos（OLED-on-silicon）；pixel circuit；driver circuit；digital gray scale

1引言

有机电致发光显示器（organic light emitting display, OLED）具有主动发光、反应速度快、重量轻与视角宽等优点，被认为是继液晶显示器之后极具潜力的新一代平板显示技术。其全固态结构、抗震性好和对温度不敏感等优点更是在军事及特殊领域具有很好的应用前景。OLED按照驱动方式可分为无源驱动（passive matrix OLED, PM-OLED）和有源驱动（active matrix OLED, AM-OLED）。作为AM-OLED的一个重要分支，OLEDos（OLED -on -silicon）实现有机发光器件与成熟的CMOS电路相结合，制作成硅基顶出光的微显示器。这样，一方面可以解决底发射显示器件驱动电路占用显示发光面积的问题，提高了显示器件的开口率；另一方面可以集成周边驱动电路，从而使片外配套的大规模集成电路的外部驱动电路和接口大大减少，成本也随之大幅度降低，实现增强产品可靠性和缩小整体尺寸的目标。所以硅基顶发射器件OLED逐渐成为有机发光显示器研究的一个热点。

本设计中OLED器件 采用硅基顶发光，以白光OLED+RGB滤色膜的方法实现彩色化，器件分层结构如图1所示。设计分辨率800×600×3，16级灰度，据此本文给出了片上像素矩阵及集成周边驱动电路的设计方案。

2设计方案

2.1数字灰度技术

由于OLED是一种电流驱动型发光器件，其发光亮度与驱动电流成正比。而高分辨率的硅基OLED像素电流很小，一般在几百pA到几十nA之间[1]。若采用按电流比例来实现灰度分级，首先电压分割及电压电流转换将十分困难，其次还将面临各个像素电流的一致性问题。所以本文采用一种数字灰度方案，即时间分场技术来实现灰度。数字灰度方法中的时间比率灰度(Time Ratio Gray)，其基本原理是利用人眼在一定时间范围内，对亮度感觉具有类似于时间积分的效应，从而可以利用像素点亮的时间来区分亮度，实现灰度级[4]。

设输入视频信号的帧周期为T，灰度级为H，每帧需分割的子场数目n=log2H，则第i个子场显示的时间：

要实现16级灰度，可以将一个场周期分为 4 个子场，4 个子场的发光时间比例为 1：2：4：8。由于显示过程中不同子场所加的电压是相同的，使驱动晶体管工作在饱和区，OLED 处于亮度饱和区，OLED 在4个子场的发光有效亮度比例也为 1：2：4：8，每个子场有亮与不亮两种状态，从而可以实现24=16 级灰度。此部分功能由片外电路实现。片外电路利用FPGA模块设计，实现地址发生、系统时钟分频和显示控制的功能。并产生子场显示的时钟和同步信号，和子场的视频数据同步地提供给OLED屏。

2.2数字像素电路

数字驱动设计的像素电路如图2所示，它有两个均为P沟道的晶体管和一个存储电容组成[3]，其中的晶体管只起到导通开关的作用。当扫描电极低电平选通时，寻址作用的M1导通，列电极数据信号对C进行充放电，扫描电极为高电平时M1关断，电容上的信号保持到下次行选通来临。当各行数据全部写入后，OLED的输出端即阴极Vc为负电压选通，电容信号维持M2导通时，OLED由两端的偏置电压共同作用而发光。

实验中采用的白光OLED发光材料，最高灰度级对应亮度L=600cd/m2，发光效率 η＝8.5cd/A。

由流过OLED像素的电流密度的计算公式：

算出像素电流密度为7.058mA/cm2。依据白光OLED器件的偏置电压与像素电流密度的关系图（图3）[1]，可得其偏置电压约为6.2V。

如像素电路结构图2所示，M2工作在饱和区，作用相当于模拟开关，OLED的阴极Vc接-3V偏置电压，这样CMOS采用低压工艺，OLED的阴极和阳极电压差可以满足器件发光要求，从而可以实现低压低功耗设计。

2.3片上驱动电路的设计

图4示出了硅基AM-OLED片上驱动电路的布局框图。显示矩阵的两侧采用了一对600位的行扫描电极共同驱动一行电极，这样对称的冗余设计，可以减少扫描信号在行电极上的延迟，并能提高器件的可靠性[5]。列驱动电路由上下各1,200位驱动列构成，分别完成对奇数列和偶数列的驱动，这样的设计既能够方便信号线的引出，又能降低列驱动的工作频率。

2.3.1行驱动电路的设计

行驱动电路的功能为输出一系列互不交叉的行选通信号，相当于一个信号延迟电路，即将输入的激励信号，通过每个触发器实现延时输出，从而实现行电极依次导通。其基本单元由CMOS D触发器组成，用6个反相器和4个传输门构成[6]，如图5所示。

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利用CMOS D触发器基本单元，我们对单元电路进行连接，组成600位的移位寄存器，由于PMOS低电平导通，行输出端通过与非门与信号SET相连，使输出为低电平脉冲，其电路连接如图6所示：

考虑到增强行驱动能力，输出部分还须经过由2个串接的反相器构成的缓冲电路，整个行驱动芯片的工作波形图如图7所示，图中ST为激励信号，SET是使输出为反向的参考信号，CP为移存时钟信号。

2.3.2列驱动电路的设计

因为采用的是数字灰度实现方案，因此列驱动电路较模拟驱动相对简单，它主要由移位寄存器、锁存器、开关电路组成，如图8所示。

列驱动电路由上下两组各1200位构成，分别负责驱动奇数列和偶数列的电极，这样可以使布局引线更为合理，可以同时进行数据写入，降低列驱动电路的工作频率。

列数据锁存器设计成BLOCK的形式，方便引线，使结构更为合理。每个列锁存器由10个128bit的BLOCK组成，BLOCK由D锁存器构成，其结构如图8所示：

移位寄存器的功能是用来产生选通每个BLOCK的使能信号ENi，其结构与行驱动IC中的移位寄存器类似。

列驱动电路结构如图9所示，通过10位的移位寄存器的输出信号LR依次选通每个BLOCK，实现外部的RAM数据写入，整行数据都写入10个BLOCK电路后并由BLOCK锁存。当对应行选通信号来临时，由与行选通信号同步的SW信号选通NMOS开关电路，实现数据的整行输入。如图10所示。

图10说明了列驱动的工作时序及数据加载波形，当各行数据写入完毕后，OLED输出端Vc选通，OLED发光，其选通时间依据该子场的按比例分配的时间，这样4个子场依次显示完成了一帧图像的灰度显示。

3总结

本文给出了一种新型的硅基OLED的片上电路设计方案，结合数字灰度技术，将部分功能转移到片外电路实现，从而减少片上电路的复杂程度及工艺难度。重点给出了基于上述设计的片上集成行、列驱动电路的原理和结构，并通过软件模拟满足设计要求。后续工作，将针对该设计方案完成版图设计并进行流片试制。

参考文献：

[1] Gary B. Levy, William Evans, John Ebner, et al. An 852×600 Pixel OLED-on-Silicon Color Microdisplay Using CMOS Subthreshold-Voltage-Scaling Current Drivers[J]. IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 37, NO. 12, DECEMBER 2002: 1879~1889.

[2] R. Jacob Baker, Harry W. Li, David E. Boyce. CMOS Circuit Design, Layout, and Simulation [M].John Wiley & Sons, Inc，2006.

[3] 沈 亮, 尹 盛等.12.7cm彩色AM-OLED显示器分场驱动研究[J].光电子 o 激光, 第17卷, 第10期，2006: 1173~1176.

[4] 赵 东, 耿卫东, 吴春亚, 等. 用FPGA实现OLED灰度级显示[J]. 光电子 o 激光, 第13卷，第6期，2002: 554~558.

[5] 王阳元, T.I.卡明思, 赵宝瑛,等. 多晶硅薄膜及其在集成电路中的应用（第二版）[M]. 科学出版社, 2001

[6] 陈贵灿, 张瑞智, 程军. 大规模集成电路设计[M]. 高等教育出版社, 2005.省略。

集成电路设计方案范文第5篇

【关键词】TCON芯片；ESD；防护

1.引言

近年来世界范围移动通信产业的发展日新月异，新技术新应用创新不断深入，特别随着3G的普及和手机性能的提高，基于移动终端的多媒体应用日益丰富，给人们生活带来了全新的交流模式。目前移动通信市场上手机的液晶显示系统采用将视频数据接收功能与时序控制（Timing Controller，简称TCON）功能集成的芯片。但随着显示屏尺寸和高分辨率的增大，连接显示屏与芯片之间的传递时序控制信号的数据线将增至数千条，必须使用独立的时序控制芯片。主控芯片接收视频数据并进行编解码处理后，传给TCON芯片。TCON芯片为液晶屏上的驱动电路提供时序控制信号，从而实现模拟RGB信号的显示控制。然而，TCON芯片与液晶显示屏相连接时会承受外部ESD冲击，造成显示系统数据延迟失真，使TCON芯片的接口传输速率无法满足大数据量传输的要求。如何提高TCON芯片ESD防护水平，减小ESD冲击影响，是一个具有巨大经济价值和技术意义的研究课题。

2.ESD保护电路结构、工作原理与实测结果

本文设计了一款ESD在片式TCON芯片。它采用90nm CMOS工艺设计，功耗约60mW；每通道支持最大5.4Gbps，2.7Gbps和1.62Gbps数据传输；发送端支持8通道，每通道支持1D/1C和2D/1C配置；通过CPIO支持门D-IC/GIP，上电门输出掩盖以避免DC/DC过载，可编程故障自趋安全模式，可配置BIST和AGP模式。

传统SCR保护电路通常采用寄生的NMOS管作为辅助触发器件来开启保护电路，随着工艺尺寸的缩小，寄生NMOS栅氧厚度进入纳米尺度，它的栅氧化层在外部ESD冲击下，容易发生击穿，造成电路失效。与传统ESD保护SCR结构不同的，本文采用的SCR结构在P衬底上增加一个P+掺杂区，不使用寄生NMOS管作为触发器件，且能降低传统SCR结构过高的触发电压。衬底触发SCR保护结构（图1所示）由寄生的纵向PNP管（Q1）和横向NPN管（Q2）组成，PNP管以P+掺杂作为发射极，N阱作为基极，P型衬底作为集电极；NPN管以N阱作为集电极，p型衬底作为基极，N+掺杂作为发射极，N阱寄生电阻R_well和P型衬底寄生电阻R_sub利用自身压降触发PNP管和NPN管。

衬底触发SCR结构一般工作过程是（图2所示）：当ESD冲击电流通过辅助电路从P-trig端进入到寄生NPN管，使NPN管BE结电压Vbe>0.7V，NPN管导通，电流将在R_well上形成压降，使PNP管的BE结电压Vbe>0.7V，PNP管也随之导通，电流在NPN管和PNP管之间不断增强，在PAD和接地之间形成一个正反馈的导电通路，将外部ESD冲击从旁路泄放掉，达到保护核心电路的作用。同时，在外部触发电路增加必要的器件，使衬底触发SCR结构的保持电压在泄放ESD冲击后能提高到一定水平，避免闩锁效应的发生。

TCON芯片实际流片后（图3为衬底触发SCR结构版图），进行芯片ESD的实际的Trigger（Vt）电压和Hold（Vh）电压测试，测试原理如图4所示。把电压源的输出电压V设在一定的值，用ESD设备去打所测芯片管脚Pin 1。找出最小的电压V（条件是发光二极管在ESD trigger后要发亮）。那么Pin 1的ESD的保持电压Vh=V（二极管导通电压）。衬底触发SCR结构的ESD的TLP测试结果图5所示。

3.结论

通过实际的测试，TCON芯片ESD保护的Snapback曲线落在设计窗口内，各项参数指标符合要求，采用的衬底触发SCR结构ESD防护达到了预期效果，理论值与实际测试结果基本相符。通过后续芯片批量生产测试，TCON芯片的ESD防护水平已达到国家标准，完全能够应用到整机产品中去。因此，在片式衬底触发SCR结构是一种有效的TCON芯片ESD防护设计方案。

参考文献

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