专用集成电路设计方法

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专用集成电路设计方法范文第1篇

【关键词】集成电路 设计方法 IP技术

基于CMOS工艺发展背景下，CMOS集成电路得到了广泛应用，即到目前为止，仍有95%集成电路融入了CMOS工艺技术，但基于64kb动态存储器的发展，集成电路微小化设计逐渐引起了人们关注。因而在此基础上，为了迎合集成电路时代的发展，应注重在当前集成电路设计过程中从微电路、芯片等角度入手，对集成电路进行改善与优化，且突出小型化设计优势。以下就是对集成电路设计与IP设计技术的详细阐述，望其能为当前集成电路设计领域的发展提供参考。

1 当前集成电路设计方法

1.1 全定制设计方法

集成电路，即通过光刻、扩散、氧化等作业方法，将半导体、电阻、电容、电感等元器件集中于一块小硅片，置入管壳内，应用于网络通信、计算机、电子技术等领域中。而在集成电路设计过程中，为了营造良好的电路设计空间，应注重强调对全定制设计方法的应用，即在集成电路实践设计环节开展过程中通过版图编辑工具，对半导体元器件图形、尺寸、连线、位置等各个设计环节进行把控，最终通过版图布局、布线等，达到元器件组合、优化目的。同时，在元器件电路参数优化过程中，为了满足小型化集成电路应用需求，应遵从“自由格式”版图设计原则，且以紧凑的设计方法，对每个元器件所连导线进行布局，就此将芯片尺寸控制到最小状态下。例如，随机逻辑网络在设计过程中，为了提高网络运行速度，即采取全定制集成电路设计方法，满足了网络平台运行需求。但由于全定制设计方法在实施过程中，设计周期较长，为此，应注重对其的合理化应用。

1.2 半定制设计方法

半定制设计方法在应用过程中需借助原有的单元电路，同时注重在集成电路优化过程中，从单元库内选取适宜的电压或压焊块，以自动化方式对集成电路进行布局、布线，且获取掩膜版图。例如，专用集成电路ASIC在设计过程中为了减少成本投入量，即采用了半定制设计方法，同时注重在半定制设计方式应用过程中融入门阵列设计理念，即将若干个器件进行排序，且排列为门阵列形式，继而通过导线连接形式形成统一的电路单元，并保障各单元间的一致性。而在半定制集成电路设计过程中，亦可采取标准单元设计方式，即要求相关技术人员在集成电路设计过程中应运用版图编辑工具对集成电路进行操控，同时结合电路单元版图，连接、布局集成电路运作环境，达到布通率100%的集成电路设计状态。从以上的分析中即可看出，在小型化集成电路设计过程中，强调对半定制设计方法的应用，有助于缩短设计周期，为此，应提高对其的重视程度。

1.3 基于IP的设计方法

基于0.35μmCMOS工艺的推动下，传统的集成电路设计方式已经无法满足计算机、网络通讯等领域集成电路应用需求，因而在此基础上，为了推动各领域产业的进一步发展，应注重融入IP设计方法，即在集成电路设计过程中将“设计复用与软硬件协同”作为导向，开发单一模块，并集成、复用IP，就此将集成电路工作量控制到原有1/10，而工作效益提升10倍。但基于IP视角下，在集成电路设计过程中，要求相关工作人员应注重通过专业IP公司、Foundry积累、EDA厂商等路径获取IP核，且基于IP核支撑资源获取的基础上，完善检索系统、开发库管理系统、IP核库等，最终对1700多个IP核资源进行系统化整理，并通过VSIA标准评估方式，对IP核集成电路运行环境的安全性、动态性进行质量检测、评估，规避集成电路故障问题的凸显，且达到最佳的集成电路设计状态。另外，在IP集成电路设计过程中，亦应注重增设HDL代码等检测功能，从而满足集成电路设计要求，达到最佳的设计状态，且更好的应用于计算机、网络通讯等领域中。

2 集成电路设计中IP设计技术分析

基于IP的设计技术，主要分为软核、硬核、固核三种设计方式，同时在IP系统规划过程中，需完善32位处理器，同时融入微处理器、DSP等，继而应用于Internet、USB接口、微处理器核、UART等运作环境下。而IP设计技术在应用过程中对测试平台支撑条件提出了更高的要求，因而在IP设计环节开展过程中，应注重选用适宜的接口，寄存I/O，且以独立性IP模块设计方式，对芯片布局布线进行操控，简化集成电路整体设计过程。此外，在IP设计技术应用过程中，必须突出全面性特点，即从特性概述、框图、工作描述、版图信息、软模型/HDL模型等角度入手，推进IP文件化，最终实现对集成电路设计信息的全方位反馈。另外，就当前的现状来看，IP设计技术涵盖了ASIC测试、系统仿真、ASIC模拟、IP继承等设计环节，且制定了IP战略，因而有助于减少IP集成电路开发风险，为此，在当前集成电路设计工作开展过程中应融入IP设计技术，并建构AMBA总线等，打造良好的集成电路运行环境，强化整体电路集成度，达到最佳的电路布局、规划状态。

3 结论

综上可知，集成电路被广泛应用于计算机等产业发展领域，推进了社会的进步。为此，为了降低集成电路设计风险，减少开发经费，缩短开发时间，要求相关技术人员在集成电路设计工作开展过程中应注重强调对基于IP的设计方法、半定制设计方法、全定制设计方法等的应用，同时注重引入IP设计技术理念，完善ASIC模拟、系统测试等集成电路设计功能，最终就此规避电路开发中故障问题的凸显，达到最佳的集成电路开发、设计状态。

参考文献

[1]肖春花.集成电路设计方法及IP重用设计技术研究[J].电子技术与软件工程，2014，12（06）：190-191.

[2]李群，樊丽春.基于IP技术的模拟集成电路设计研究[J].科技创新导报，2013，12（08）：56-57.

[3]中国半导体行业协会关于举办“中国集成电路设计业2014年会暨中国内地与香港集成电路产业协作发展高峰论坛”的通知[J].中国集成电路，2014，20（10）：90-92.

专用集成电路设计方法范文第2篇

关键词:专用集成电路;寄存器传输级;门级网表;可靠性;手工综合

中图分类号:TN402.22文献标识码:A

文章编号:1004-373X(2009)20-004-03

Research on Manual Synthesis Based on ASIC Design

WANG Xiaohua,LUO Xiaoshu,YIN Yangang

(College of Physics and Electronic Engineering,Guangxi Normal University,Guilin,541004,China)

Abstract:With the development of ASIC design rapidly,it is key technology of the front-end IC design that the register transfer level description is manually synthesized the register transfer level.Through artificial participation,behave-level code by some of the most basic logic gates(such as nand-door,non-door,nor-door,etc.) gets the corresponding gate-level circuit according to the corresponding synthesized circuit model.Such methods used in ASIC design not only can optimize the circuit structure,but also can guarantee the correct logic function.At the same time,it can reduce the transmission delay and improve the reliability of chip design.Therefore,research on the ASCI design by manual synthesis is of practical value.

Keywords:application specific integrated circuit;register transfer level;register transfer level;reliability;manual synthesis

0 引 言

随着专用集成电路(Application Specific Integrated Circuit)设计的迅速发展,将寄存器传输级(RTL)描述的手工综合成门级网表,是IC前端设计中的关键技术[1]。在当前IC设计中,通常在行为级功能验证后,采用软件进行自动综合的方式。这种方式虽然缩短了ASIC设计的周期,但是利用软件综合的门级电路存在很大的冗余,从而影响到整个芯片的版图面积和延时。如果采用手工综合,则会得到最简的电路结构和最少的线路延时。在总体上,手工逻辑综合可分为时序逻辑综合和组合逻辑综合[2]。

在此,以成功开发的无线发码遥控编码芯片为实例,详细介绍手工综合RTL级代码的理论依据和实用方法,重点介绍时序逻辑综合的实现方法,将时序逻辑综合的实现方法归纳出各种描述的一般特征,将用户多种多样的描述归整为五种形式,避免了综合过程中的盲目性,使得整个综合过程有据可依,从而提高综合的效率和准确性[3],并对手工综合进行深入的研究。

1 组合逻辑综合

组合逻辑综合的功能是对组合逻辑函数的描述形式进行一系列转换和优化,求取实现该逻辑函数性能最佳的组合逻辑结构形式,并生成与逻辑功能描述相等价的优化的逻辑级结构描述。由于行为级描述或寄存器传输级描述经转换后所得到的逻辑级的逻辑函数表示通常都是非优化的表示,因此就需要使用逻辑优化工具对其进行综合和优化。

组合逻辑综合的目标通常有:其一是为了在满足延迟的约束下将面积最小化;其二是为了提高电路的可测试性[4]。

组合逻辑电路设计是数字电路设计的基础。相对时序逻辑电路而言其综合过程要简单,可参考上面的手工综合步骤,在这里设计了两个电路对ASIC的手工综合进行具体研究。

1.1 单增量加法器(4位)

所谓单增量加法器,就是在二进制计算中,行使代码换算的任务,即二进制计算中若输出有N值存在,接下来的数值就是N+1,为了把输出值从N变为N+1就必须做一个电路。若其Verilog HDL描述语言为:

counter_disp

则综合步骤为:

(1)列出真值表(略);

(2) 从真值表可以得出其逻辑表达式为:

sum[0]=NOT disp[0]sum[1]= disp[0] XOR disp[1]

sum[2]= disp[2] XOR (disp[0] AND disp[1])

sum[3]= disp[3] XOR (disp[0] ANDdisp[1]AND disp[2])

(3) 综合后的电路图如图1所示。

图1 单增量加法器手工综合后电路

1.2 数值比较器(4位)

完成A

对应的描述语言为:

if(counter disp

(1) 列出真值表(见表1)。其中“X”表示任意值。

(2) 从真值表写出比较结果的逻辑表达式,再通过化简得到最简表达式为:

A_small_B =A3n•B3+(B2B2)A2n•B2+(A3B3)(A2B2)A1n•B1+(A3B3)(A2B2)(A1B1)•A0n•B0

(3) 画出综合后的电路图(见图2)。

表1 真值表

输入输出

A3B3A2B2A1B1A0B0A

A3>B3XXX0

A3

A3=B3A2>B2XX0

A3=B3A2

A3=B3A2=B2A1>B1X0

A3=B3A2=B2A1

A3=B3A2=B2A1=B1A0>B00

A3=B3A2=B2A1=B1A0

A3=B3A2=B2A1=B1A0=B00

图2 数值比较器手工综合后电路

2 时序逻辑综合

时序逻辑综合的主要研究集中于同步时序电路的设计综合。异步时序电路由于其设计和控制过程的复杂性,自动综合十分困难。同步时序电路逻辑综合研究的内容主要有:同步时序电路的综合方法(即有限状态机的综合)、时序的优化以及时钟系统的设计优化等。

有限状态机综合的主要任务是根据给定的逻辑功能,选取触发器和锁存器等时序元件,寻求优化的时序状态激励函数。同步时序电路综合的目标是获得芯片面积优化的高性能电路结构形式,其中包括时序重构和时序逻辑优化等方面。时序优化与时钟系统的优化通过分析时序电路的数据传输行为,设置合理的参数,提高系统的效率,消除时序错误,解决时序冲突[6]。优化电路,得到最终的门级电路网表。

在进行了格式判别,确定采用何种时序元件后,就可以从相应的目标库中提取相应的元件,组织成符合最终输出形式的网表格式。在提取元件时应当根据用户的输入描述取得最优化的结果,当然,这种优化问题也可以在得到最终的数据通道之后进行。对于同步/异步复位及上升/下降沿触发的问题,在一般的目标库中,都有各种不同类型的时序逻辑电路元件,同步/异步复位元件为其中之一[7]。同步/异步复位触发器的综合与其他元件的综合有所不同,综合时考虑的不仅是某一条赋值语句,而是将用户的描述作为一个整体来考虑。在提取赋值语句时,同时分析相互有关联的语句以及这些语句的相关条件,根据上下文语义得出最终的结论。

下面针对上述理论用一实例来说明:在采用上面的综合步骤预处理和综合实现算法后,得到输出信号outA的赋值情况如下:

条件X1成立时outA≤0;条件X2成立时outA≤0;条件Y1成立时outA≤1;条件Y2成立时outA≤in1;其他条件下outA保持。

其处理过程如下:

(1) 将所有使输出信号为0的条件标识为A1,A2等A类(A1=X1,A2=X2);

(2) 将所有使输出信号为1的条件标识为B1,B2等B类(B1=Y1);

(3) 将所有使输出信号为某个输入信号或中间信号值的条件标识为C1,C2等C类(C1=Y2);

(4) 写出其逻辑表达式:

outA=(A1+A2+in1_not C1)(B1+in1•C1+outA)

=(X1+X2+in1_not Y2)(Y1+in1•Y2+outA)

(5) 将目标信号的逻辑表达式进行画简(这里设定已为最简式);

(6) 画出对应的逻辑电路图(见图3):(其中in1_not表示为in1的非,其余类同。)

图3 综合后电路

具有数据通道的有限状态机是描述数字系统的最常用的模型。有限状态机分为两个部分:数据通道部分和控制部件部分。数据通道部分包括数据的处理部件、存储部件、传输部件及其互连[8]。控制部分主要完成数据通道的时序控制,以及根据当前状态、外部控制输入和数据通道内部状态产生外部控制输出和数据通道控制信号等。逻辑综合接受算法级行为描述,通过将其编译转换成为内部表示形式,然后经过操作调度和硬件资源分配等处理过程,最终产生表示数据通道的寄存器传输级网表,并根据调度的需要提取控制信息产生控制部件的行为描述(即有限状态机的描述,一般为状态转换表/图)[9]。控制流综合对行为描述的有限状态机进行分解、化简、分配等处理,选取时序元件,导出状态转换函数和控制输出函数。

下面以一个实例来介绍控制部分的逻辑综合过程和方法。

按照前面的步骤,分析Verilog HDL代码,已得出该控制流部分的状态转换图(见图4),在这里只列出用符号代替的状态转移条件,未写出各输出端信号。

图4 状态转移图

这是LED驱动控制芯片核心模块(显示和键扫控制模块)的状态转换图,下面以DISPLAY状态为目标求其状态转移电路图,如图5所示。

图5 状态DISPLAY 综合后电路

(1) 根据状态转移图列出与DISPLAY状态相关的状态转换条件:

当A=1,DISPLAY=1 D=1时,DISPLAY=1;

当B=1,DISPLAY=0 C=1时,DISPLAY=0

(2) 推断出DISPLAY状态保持的条件,设为E:

E=(B && DISPLAY) ||(C&& DISPLAY)+H=

BC&& DISPLAY+H=BC&& DISPLAY

(3) 化简并得出DISPLAY的逻辑表达式:

DISPLAY≤A+D+E (4) 画出其逻辑电路图(状态机采用独热码编码方式)。

3 结 语

在此归纳出一套手工逻辑综合的方法和综合步骤,该方法适用于中小规模和超大规模中的核心电路部分的电路综合。同时手工综合后的效果与自动综合软件相比,其电路可靠且使用的门电路规模减少,功耗降低,延时达到最小。

参考文献

[1]蔡彭慈,.超大规模集成电路设计导论[M].北京:清华大学出版社,2005.

[2]刘丽华,辛德禄,李本俊.专用集成电路设计方法[M].北京:北京邮电大学出版社,2001.

[3]汪庆宝,宿昌厚.超大规模规模集成电路设计技术从电路到芯片[M].北京:电子工业出版社,1996.

[4]Martin,Kenneth W.Digital Integrated Circuit Design[M].Beijing:Pub.House of Electronics Industry,2002.

[5]Christopher Saint,Judy Saint.IC Layout Basic[M].北京:清华大学出版社,2003.

[6]Michael John Sebastian Smith.Application-specific Integrated Circuits[M].北京:清华大学出版社,2006.

[7]R Jccob Baker,Harry W Li,David E Boyce.CMOS Circuit Design,Layoutand Simulation[M].北京:机械工业出版社,2005.

专用集成电路设计方法范文第3篇

关键词：嵌入式系统 设计 单片系统(SOC) 硬件描述语言(HDL) IP内核

一、嵌入式系统设计方法变化的背景

嵌入式系统设计方法的演化总的来说是因为应用需求的牵引和IT技术的推动。

1.随着微电子技术的不断创新和发展，大规模集成电路的集成度和工艺水平不断提高。硅材料与人类智慧的结合，生产出大批量的低成本、高可靠性和高精度的微电子结构模块，推动了一个全新的技术领域和产业的发展。在此基础上发展起来的器件可编程思想和微处理（器）技术可以用软件来改变和实现硬件的功能。微处理器和各种可编程大规模集成专用电路、半定制器件的大量应用，开创了一个崭新的应用世界，以至广泛影响着并在逐步改变着人类的生产、生活和学习等社会活动。

2.计算机硬件平台性能的大幅度提高，使很多复杂算法和方便使用的界面得以实现，大大提高了工作效率，给复杂嵌入式系统辅助设计提供了物理基础。

3.高性能的EDA综合开发工具（平台）得到长足发展，而且其自动化和智能化程度不断提高，为复杂的嵌入式系统设计提供了不同用途和不同级别集编辑、布局、布线、编译、综合、模拟、测试、验证和器件编程等一体化的易于学习和方便使用的开发集成环境。

4.硬件描述语言HDL(Hardware Des cription Language)的发展为复杂电子系统设计提供了建立各种硬件模型的工作媒介。它的描述能力和抽象能力强，给硬件电路，特别是半定制大规模集成电路设计带来了重大的变革。目前，用得较多的有已成为IEEE为 STD1076标准的VHDL、IEEE STD 1364标准的Verilog HDL和Altera公司企业标准的AHDL等。

由于HDL的发展和标准化，世界上出现了一批利用HDL进行各种集成电路功能模块专业设计的公司。其任务是按常用或专用功能，用HDL来描述集成电路的功能和结构，并经过不同级别的验证形成不同级别的IP内核模块，供芯片设计人员装配或集成选用。

IP（Intellectual Property）内核模块是一种预先设计好的甚至已经过验证的具有某种确定功能的集成电路、器件或部件。它有几种不同形式。IP内核模块有行为（behavior）、结构（structure）和物理（physical）3级不同程度的设计，对应有主要描述功能行为的“软IP内核(soft IP core)”、完成结构描述的“固IP内核(firm IP core)”和基于物理描述并经过工艺验证的“硬IP内核(hard IP core)”3个层次。这相当于集成电路（器件或部件）的毛坯、半成品和成品的设计技术。

软IP内核通常是用某种HDL文本提交用户，它已经过行为级设计优化和功能验证，但其中不含有任何具体的物理信息。据此，用户可以综合出正确的门电路级网表，并可以进行后续结构设计，具有最大的灵活性，可以很容易地借助于EDA综合工具与其他外部逻辑电路结合成一体，根据各种不同的半导体工艺，设计成具有不同性能的器件。可以商品化的软IP内核一般电路结构总门数都在5000门以上。但是，如果后续设计不当，有可能导致整个结果失败。软IP内核又称作虚拟器件。

硬IP内核是基于某种半导体工艺的物理设计，已有固定的拓扑布局和具体工艺，并已经过工艺验证，具有可保证的性能。其提供给用户的形式是电路物理结构掩模版图和全套工艺文件，是可以拿来就用的全套技术。

固IP内核的设计深度则是介于软IP内核和硬IP内核之间，除了完成硬IP内核所有的设计外，还完成了门电路级综合和时序仿真等设计环节。一般以门电路级网表形式提交用户使用。

TI，Philips和Atmel等厂商就是通过Intel授权，用其MCS51的IP内核模块结合自己的特长开发出有个性的与Intel MCS51兼容的单片机。

常用的IP内核模块有各种不同的CPU(32/64位CISC/RISC结构的CPU或8/16位微控制器/单片机，如8051等)、32/64位DSP（如320C30）、DRAM、SRAM、EEPROM、Flashmemory、A/D、D/A、MPEG/JPEG、USB、PCI、标准接口、网络单元、编译器、编码/解码器和模拟器件模块等。丰富的IP内核模块库为快速地设计专用集成电路和单片系统以及尽快占领市场提供了基本保证。

5.软件技术的进步，特别是嵌入式实时操作系统EOS(Embedded Operation System）的推出，为开发复杂嵌入式系统应用软件提供了底层支持和高效率开发平台。EOS是一种功能强大、应用广泛的实时多任务系统软件。它一般都具有操作系统所具有的各种系统资源管理功能，用户可以通过应用程序接口API调用函数形式来实现各种资源管理。用户程序可以在EOS的基础上开发并运行。它与通用系统机中的OS相比，主要有系统内核短小精悍、开销小、实时性强和可靠性高等特点。完善的EOS还提供各种设备的驱动程序。为了适应网络应用和Internet应用。还可以提供TCP/IP协议支持。目前流行的EOS有3Com公司的Palm OS、Microsoft公司的Windows CE和Windows NT Embedded4.0、日本东京大学的Tron和各种开放源代码的嵌入式Linux以及国内开发成功的凯思集团的Hopen OS和浙江大学的HBOS。

转贴于 二、嵌入式系统设计方法的变化

过去擅长于软件设计的编程人员一般对硬件电路设计“敬而远之”，硬件设计和软件设计被认为是性质完全不同的技术。

随着电子信息技术的发展，电子工程出身的设计人员，往往还逐步涉足软件编程。其主要形式是通过微控制器（国内习惯称作单片机）的应用，学会相应的汇编语言编程。在设计规模更大的集散控制系统时，必然要用到已普及的PC机，以其为上端机，从而进一步学习使用Quick BASIC，C，C++，VC和VB等高级语言编程作系统程序，设计系统界面，通过与单片机控制的前端机进行多机通信构成集中分布控制系统。

软件编程出身的设计人员则很少有兴趣去学习应用电路设计。但是，随着计算机技术的飞速发展，特别是硬件描述语言HDL的发明，系统硬件设计方法发生了变化，数字系统的硬件组成及其行为完全可以用HDL来描述和仿真。在这种情况下，设计硬件电路不再是硬件设计工程师的专利，擅长软件编程的设计人员可以借助于HDL工具来描述硬件电路的行为、功能、结构、数据流、信号连接关系和定时关系，设计出满足各种要求的硬件系统。

EDA工具允许有两种设计输入工具，分别适应硬件电路设计人员和软件编程人员两种不同背景的需要。让具有硬件背景的设计人员用已习惯的原理图输入方式，而让具有软件背景的设计人员用硬件描述语言输入方式。由于用HDL描述进行输入，因而与系统行为描述更接近，且更便于综合、时域传递和修改，还能建立独立于工艺的设计文件，所以，擅长软件编程的人一旦掌握了HDL和一些必要的硬件知识，往往可以比习惯于传统设计的工程师设计出更好的硬件电路和系统。所以，习惯于传统设计的工程师应该学会用HDL来描述和编程。

三、嵌入式系统设计的3个层次

嵌入式系统设计有3个不同层次。

1.第1层次：以PCB CAD软件和ICE为主要工具的设计方法。

这是过去直至现在我国单片机应用系统设计人员一直沿用的方法，其步骤是先抽象后具体。

抽象设计主要是根据嵌入式应用系统要实现的功能要求，对系统功能细化，分成若干功能模块，画出系统功能框图，再对功能模块进行硬件和软件功能实现的分配。

具体设计包括硬件设计和软件设计。硬件设计主要是根据性能参数要求对各功能模块所需要使用的元器件进行选择和组合，其选择的基本原则就是市场上可以购买到的性价比最高的通用元器件。必要时，须分别对各个没有把握的部分进行搭试、功能检验和性能测试，从模块到系统找到相对优化的方案，画出电路原理图。硬件设计的关键一步就是利用印制板(PCB)计算机辅助设计(CAD)软件对系统的元器件进行布局和布线，接着是印制板加工、装配和硬件调试。

工作量最大的部分是软件设计。软件设计贯穿整个系统的设计过程，主要包括任务分析、资源分配、模块划分、流程设计和细化、编码调试等。软件设计的工作量主要集中在程序调试，所以软件调试工具就是关键。最常用和最有效的工具是在线仿真器(ICE)。

2.第2层次：以EDA工具软件和EOS为开发平台的设计方法。

随着微电子工艺技术的发展，各种通用的可编程半定制逻辑器件应运而生。在硬件设计时，设计师可以利用这些半定制器件，逐步把原先要通过印制板线路互连的若干标准逻辑器件自制成专用集成电路(ASIC)使用，这样，就把印制板布局和布线的复杂性转换成半定制器件内配置的复杂性。然而，半定制器件的设计并不需要设计人员有半导体工艺和片内集成电路布局和布线的知识和经验。随着半定制器件的规模越来越大，可集成的器件越来越多，使印制板上互连器件的线路、装配和调试费用越来越少，不仅大大减少了印制板的面积和接插件的数量，降低了系统综合成本，增加了可编程应用的灵活性，更重要的是降低了系统功耗，提高了系统工作速度，大大提高了系统的可靠性和安全性。

这样，硬件设计人员从过去选择和使用标准通用集成电路器件，逐步转向自己设计和制作部分专用的集成电路器件，而这些技术是由各种EDA工具软件提供支持的。

半定制逻辑器件经历了可编程逻辑阵列PLA、可编程阵列逻辑PAL、通用阵列逻辑GAL、复杂可编程逻辑器件CPLD和现场可编程门阵列FPGA的发展过程。其趋势是集成度和速度不断提高，功能不断增强，结构趋于更合理，使用变得更灵活和方便。

设计人员可以利用各种EDA工具和标准的CPLD和FPGA等，设计和自制用户专用的大规模集成电路。然后再通过自下而上的设计方法，把用半定制器件设计自制的集成电路、可编程外围器件、所选择的ASIC与嵌入式微处理器或微控制器在印制板上布局、布线构成系统。

3.第3层次：以IP内核库为设计基础，用软硬件协同设计技术的设计方法。

20世纪90年代后，进一步开始了从“集成电路”级设计不断转向“集成系统”级设计。目前已进入单片系统SOC（System on a chip）设计阶段，并开始进入实用阶段。这种设计方法不是把系统所需要用到的所有集成电路简单地二次集成到1个芯片上，如果这样实现单片系统，是不可能达到单片系统所要求的高密度、高速度、高性能、小体积、低电压、低功耗等指标的，特别是低功耗要求。单片系统设计要从整个系统性能要求出发，把微处理器、模型算法、芯片结构、外围器件各层次电路直至器件的设计紧密结合起来，并通过建立在全新理念上的系统软件和硬件的协同设计，在单个芯片上完成整个系统的功能。有时也可能把系统做在几个芯片上。因为，实际上并不是所有的系统都能在一个芯片上实现的；还可能因为实现某种单片系统的工艺成本太高，以至于失去商业价值。目前，进入实用的单片系统还属简单的单片系统，如智能IC卡等。但几个著名的半导体厂商正在紧锣密鼓地研制和开发像单片PC这样的复杂单片系统。

单片系统的设计如果从零开始，这既不现实也无必要。因为除了设计不成熟、未经过时间考验，其系统性能和质量得不到保证外，还会因为设计周期太长而失去商业价值。

为了加快单片系统设计周期和提高系统的可靠性，目前最有效的一个途径就是通过授权，使用成熟优化的IP内核模块来进行设计集成和二次开发，利用胶粘逻辑技术GLT（Glue Logic Technology），把这些IP内核模块嵌入到SOC中。IP内核模块是单片系统设计的基础，究竟购买哪一级IP内核模块，要根据现有基础、时间、资金和其他条件权衡确定。购买硬IP内核模块风险最小，但付出最大，这是必然的。但总的来说，通过购买IP内核模块不仅可以降低开发风险，还能节省开发费用，因为一般购买IP内核模块的费用要低于自己单独设计和验证的费用。当然，并不是所需要的IP内核模块都可以从市场上买得到。为了垄断市场，有一些公司开发出来的关键IP内核模块（至少暂时）是不愿意授权转让使用的。像这样的IP内核模块就不得不自己组织力量来开发。

这3个层次各有各的应用范围。从应用开发角度看，在相当长的一段时间内，都是采用前2种方法。第3层次设计方法对一般具体应用人员来说，只能用来设计简单的单片系统。而复杂的单片系统则是某些大的半导体厂商才能设计和实现的，并且用这种方法实现的单片系统，只可能是那些广泛使用、具有一定规模的应用系统才值得投入研制。还有些应用系统，因为技术问题或商业价值问题并不适宜用单片实现。当它们以商品形式推出相应单片系统后，应用人员只要会选用即可。所以，3个层次的设计方法会并存，并不会简单地用后者取代前者。 初级应用设计人员会以第1种方法为主；富有经验的设计人员会以第2种方法为主；很专业的设计人员会用第3种方法进行简单单片系统的设计和应用。但所有的设计人员都可以应用半导体大厂商推出的用第3种方法设计的专用单片系统。

结束语

专用集成电路设计方法范文第4篇

关键词:电源抑制比;低压差线性稳压器;电压增益;频率补偿

Design of A Low-dropout Regulator with High PSRR

YUAN Xiao-bo1,XU Dong-ming1,2,XIE Qing-sheng2

(1. Department of Information and Communication Engineering,Xi’an institute

of post and telecommunication,Xi’an710061,China;

2.Xi’an Supermicro Electronics Co.,LTD,Xi’an 710061,China)

Abstract:Power supply rejection ratio(PSRR)is one of the most important performance indexes in power management circuit, which reflects the sensitivity of the circuit to the power noise. To restrain the influence of the noise of the circuit, a high PSRR is needed. A low-dropout regulator with high PSRR is presented in this paper.

Key words: PSRR; LDO regulators; voltage gain; frequency compensation

1引言

随着电子产品的不断发展,电源管理解决方案不断追求高效率、小面积、低成本。而LDO(Low Drop out)线性稳压器由于具有结构简单、成本低廉、低噪声、低功耗及较小的封装尺寸等突出特点,已广泛应用于各种移动电子系统中,如笔记本计算机、蜂窝电话、寻呼机、PDA等。它能够大大地降低输出晶体管的饱和电压,使得输入电压可以非常接近输出电压,从而降低了功率消耗,延长了电池寿命。

本文对典型LDO电路的PSRR进行了分析,并在此基础上设计了一种具有高增益和高PSRR的LDO电路,并采用miller补偿技术使电路具有高的稳定性和瞬态响应[1]。

2传统LDO电源抑制比分析

如图1是简单的LDO模型。本文将先对这个模型进行分析,然后在此基础上进行设计。首先对公式中出现的参数进行介绍:Av是LDO的开环增益,β是反馈系数,Zo是输出到地的等效电阻,Zo-reg是反馈环路的输出电阻, Ro-passs是Mp的输出阻抗。由图1可以得到:

根据《CMOS模拟集成电路设计》中所提出PSRR的计算方法,如图2所示的简单等效模型,PSRR[2]可以写为:

由式(3),对以下情况分析:

DC及低频时的PSRR:在低频时环路增益很大,因此可以不必考虑Zo,可以得到式(4):

中频时的PSRR:从误差放大器主极点开始到LDO环路增益下降到1(即到单位增益频率)这段中频范围内,可由Av-ac(Av-ac是电路的交流小信号增益)代替Av:

由式(5)可以看出PSRR会在第一个极点开始下降并且会一直下降,直到单位增益频率(UGF)。原因在于环路输出电阻随频率的增大而减小。

高频时的PSRR:ZCo在高频时开始小于RL,PSRR可写为式(6):

当频率更高时:ZCo可认为AC短路及Co很小,可以得到式(7):

从上面的典型LDO分压模型来描述LDO的PSRR,可以知道LDO环路响应主极点后PSRR开始下降,随后PSRR由环路增益、单位增益频率、输出极点以及寄生电阻(ESR)零点决定。PSRR的带宽是以牺牲直流PSRR为代价的,但可以通过采用两级放大器以得到高增益和理想的带宽。下面将对实际电路增益的频率响应进行分析,以达到高的PSRR和带宽。

3改进型LDO电路设计

误差放大器设计的难点是频率补偿。一般的误差放大器都是多极点结构,为了使系统稳定,并提供快速的环路响应,必须对电路进行频率补偿。传统的LDO设计是通过用外接电容的串联电阻引入一个零点,来抵消一个极点的办法来达到环路稳定[3]的。但是传统的LDO频率补偿有以下几个缺点:首先,由于主极点值与负载电阻成正比,所以输出电流的变化会改变环路带宽;其次,输出电容的寄生电阻容易受温度等的影响,使得零点与极点的抵消失效,所以稳定性变差[4]。

针对这些缺点,本文提出了一种动态Miller频率补偿结构,图3是其电路结构图。Vfb 是反馈信号,Vref 来自带隙基准,第1级用为误差放大器;第2级也是一个放大器,增加电路环路增益,使电路能驱动阻值低的负载;采用PMOS 晶体管Mp作为调整管是输出级,来提供足够低的输入输出压差;输出直接反馈到误差放大器输入端。

其中电流采样电路是由Mp、Mps、M1、M2组成的,设计时M1的偏置电流很小而M2的W/L很大,使得M1和M2都工作在亚阈值区附近,因而VSG_M1≈VSG_M2≈VTH,采样管M2的漏端电压等于输出电压Vout。因此Mps和Mp的源漏栅电压均相等,所以此采样电路有很高的采样精度。

在图3中,晶体管M8工作在线性区,可以看成一个阻值随负载电流变化的线性电阻。假设其等效电阻为rM8,则rM8、Rc和Cc可以在误差放大器的开环传递函数中产生一个随负载变化的零点,这个零点可以用来抵消同样随负载变化的输出极点。而Miller电容C的极点分裂作用可以将主极点移到第1级的输出上,并把一个附加极点推向高频。Cc和CM是补偿电容,在这里附加电阻Rc是因为单独的rM8不能提供足够大的电阻来补偿和抵消输出极点。

忽略电路中的次要寄生参数,从上面的LDO简化电路图可以得出总的电压增益以及每一级的电压增益,如式(8)、(9)、(10)、(11)。Av是电路的总增益,三级放大器的增益分别用A1、A2、A3表示,它们的跨导则分别用gma、gmd、gmp表示,前两级的输出电阻为Roa和Rod。

随着负载电流的增大电路增益降低。

需要说明的是,此电路设计中输出外接电容Co和等效串联电阻较小,在此基础上分析电路可得到以下结果,有三个极点以及两个零点:

通过对电路的仔细设计,把P3推向高频;用rM8,Rc和Cc在误差放大器的开环传递函数中产生一个随负载变化的零点Z2,Z2可以用来抵消同样随负载变化的输出极点P2。这样可以得到一个稳定的环路响应。仿真波形如图4,在负载为10 mA和100 mA时相位裕度[5]都为55°左右,带宽大于100 kHz。

通过对LDO的增益的频率响应和PSRR分析,可以得到以下结论:本文采用的三级运放能够得到高的增益的同时又保证了足够的相位裕度,因此可以达到较高的PSRR,PSRR和增益的关系由下图5可以看出:在低频时可以达到90 dB的PSRR,和环路DC增益相当(电路中输出直接反馈到输入端,也就是说反馈系数β为1,这样又提高到电路的低频PSRR),当到UGF时PSRR为最低,随后有稍许好转。

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当LDO为数字电路供电时,由于数字电路工作状态不断发生变化,导致LDO负载电流的变化。LDO 的输出电压也会产生瞬时的跳变上冲(或下冲) ,也就是产生超调现象。这是由于负载的跳变,这里就引入了负载调整量的问题。本文所提出的电路因为有较好的频率响应,以及附加了额外的电路来增大调整管的充放电电流(这部分电路未在电路图中给出),使得电路能够这里不做详细的讨论,只给出仿真结果。

图6是在1 ns时负载电流Iout=100 mA ~ 1 mA电路的瞬态响应,可以看到输出电压仅有25 mV的跳变并且没有振铃现象。图7是在1 ns时负载电流Iout=1 mA ~ 100 mA电路的瞬态响应,输出电压的跳变也仅有35 mV。

4结论

本文以设计输出电流为100 mA的高稳定、高电源抑制比线性稳压器LDO为目标,采用了三级放大器结构来增大环路增益,利用工作在线性区的MOS管具有的压控电阻特性,构造零点跟踪电路以

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抵消随输出电流变化的极点,并采用了改进型的Miller补偿方案使电路系统具有55°的相位裕度。通过对LDO的PSRR分析,在此基础上实现了较高的PSRR和较好的带宽。

参考文献

[1]陈东坡,何乐年,严晓浪.一种低静态电流、高稳定性的LDO线性稳压器[J].电子与信息学报,2006,Vol.28,No.8:5-8.1527-1529.

[2]Phillip E. Allen.《CMOS模拟集成电路设计》[美]. 北京:电子工业出版社,2005,252.

[3]Kwok K C, Mok P K T. Pole-zero tracking frequency compensation for low dropout regulator. IEEE International Symposium on Circuits and Systems, Arizona: Scottsdale, May 2002, vol. 4: 735-738.

[4]Rincon-Mora G A, Allen P A. A low-voltage, low quiescent current, low drop-out regulator. IEEE J. of Solid-State Circuits, 1998, 33(1): 36-44.

[5]Leung K N, Mok P K T. Analysis of multistage amplifier-frequency compensation. IEEE Trans. on Circuits Syst. I: Fund. Theory Appl., 2001, 48(9): 1041-1056.

作者简介

袁晓波,硕士研究生,研究方向:通信专用集成电路与系统设计;

徐东明,教授,硕士生导师,主要从事集成电路设计与研究;

专用集成电路设计方法范文第5篇

通信系统的信号传输质量与信道的性能密切相关，与光纤等有线信道相比，无线信道处于开放的电磁环境中，更容易受到衰落、干扰、噪声等多种因素的影响。而DSRC通信信道除了具有一般无线信道的特征外，还存在快速移动等特有情况。典型的DSRC通信有路车通信(R2V)和车车通信(V2V)两种方式。R2V是指车辆和路边设备进行通信，属于移动设备和固定设备的通信过程。V2V是指车辆和车辆之间进行通信，属于移动设备之间的通信。充分掌握DSRC系统无线信道的特征，可以为提出改善系统通信质量的技术方案提供参考，从而保证R2V和V2V通信的可靠性。

1.1仿真测试平台结构

基于AgilentN5106A基带信号发生器与信道仿真器搭建的面向DSRC通信信道的仿真测试系统如图2所示。N5106A具有120MHz的调制带宽，能够模拟各种通信信道。本仪器配备了8路实时衰落仿真器，支持的信道衰落类型包括Rayleigh、PureDoppler、Rician、Suzuki等，多普勒功率谱频谱形状有classical3db，classical6db，flat，rounded，jakeclassical和jakerounded。由图2可见，该系统还包括了一台矢量信号发生器E4438C和一台信号分析仪N9020A，E4438C和N5106A之间的控制信号通过LAN口连接，数据信号通过数据总线（DigitalBus）传输。 测试系统如图2所示。首先使用Agilent的N7617BSignalStudio软件生成符合IEEE802.11p协议的理想基带信号数据文件，该数据文件经过N5106A产生基带信号，并通过信道模拟器得到包含信道特性的基带信号。N5106A产生的信号通过DigitalBus输入信号发生器E4438C，由该仪器将基带信号调制到5.9GHz的载波上，经过射频输出端输出到信号分析仪N9020A进行分析。

1.2仿真测试实例

DSRC系统信道模型如表2所示。图3至图6给出了不同信道条件下信号的测试结果。其中，图3为信号通过白噪声信道后产生的星座图，其中EVM（误差向量幅度）为-27.62dB，CPE（同相位误差）为0.903%rms。由于车车通信，可能存在直射路径，因此图4给出了信号经过信道3模型，即在单径莱斯分布的作用下，多普勒频移为1345Hz，路径损耗为-14.2dB，K因子为5.7时的测试结果，结果表明，此时EVM上升为-3.047dB，CPE上升为6.938%rms，说明在该种信道作用下，信号的接收质量显著下降。图5给出了信号经过信道7模型，即在单径瑞利衰落，多普勒频移为1522Hz，路径损耗为-27.9dB时的测试结果，此时，EVM为-16.791dB，CPE为5.542%rms。图6给出了信号经过信道11模型，即信号在单径瑞利衰落，多普勒频移为1562Hz，路径损耗为-27.9dB时的测试结果，图中EVM为-16.065dB，CPE为1.455%rms。比较图5和图6，说明了在类似的信道作用下，信号接收质量存在一定的随机性。另外，这两条路径的延时分别为400ns和700ns，在帧结构的保护时隙范围之内，因此可以通过均衡消除延时的影响。

2小结